Claims (8)
반도체 메모리 장치에 있어서, 컬럼 및 로우 방향으로 배열되어 있는 복수개의 메모리 셀과, 상기 메모리 셀의 좌우에 각각 연결되며 이웃하는 상기 메모리 셀이 서로 공통으로 접속하도록 배열되는 복수개의 비트라인과, 상기 로우 방향으로 배열된 상기 메모리 셀의 짝수번째 메모리 셀을 선택하기 위한 짝수번째 메모리 셀 선택 워드라인과 홀수번째 메모리 셀을 선택하기 위한 홀수번째 메모리셀 선택 워드라인과, 상기 로우 방향으로 배열되며 상기 홀수번째 메모리 셀 선택 워드라인 및 상기 짝수번째 메모리 셀 선택 워드라인에 각각 접속하고 있는 복수개의 로우 디코더와, 상기 컬럼 방향으로 배열되며 상기 비트라인을 각각 선택하기 위한 복수개의 컬럼 디코더를 구비하여, 상기 로우 디코더 및 상기 컬럼 디코더로부터 각각 출력되는 출력 신호의 조합에 의하여 상기 메모리 셀을 선택함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, comprising: a plurality of memory cells arranged in column and row directions, a plurality of bit lines connected to left and right sides of the memory cells, and arranged so that neighboring memory cells are commonly connected to each other; An even memory cell selection word line for selecting an even memory cell of the memory cells arranged in a direction and an odd memory cell selection word line for selecting an odd memory cell, and an odd number arranged in the row direction The row decoder comprising a plurality of row decoders respectively connected to a memory cell selection word line and the even-numbered memory cell selection word line, and a plurality of column decoders arranged in the column direction to select the bit lines respectively; And output scenes respectively output from the column decoders. A semiconductor memory device, characterized in that the selection of the memory cell by a combination thereof.
제1항에 있어서, 상기 컬럼 디코더 및 상기 로우 디코더의 상기 출력 신호는 각각 컬럼 어드레스 신호 및 로우 어드레스 신호를 디코딩하여 발생함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the output signals of the column decoder and the row decoder are generated by decoding a column address signal and a row address signal, respectively.
제2항에 있어서, 상기 짝수번째 메모리 셀 선택 워드라인과 상기 홀수번째 메모리 셀 선택 워드라인은 각각의 상기 로우 디코더에 특정 컬럼 어드레스를 입력하여 상기 특정 컬럼 어드레스의 논리 상태에 따라 선택적으로 인에이블됨을 특징으로 하는 반도체 메모리 장치.3. The method of claim 2, wherein the even-numbered memory cell selection word line and the odd-numbered memory cell selection word line are selectively enabled according to a logic state of the specific column address by inputting a specific column address to each row decoder. A semiconductor memory device characterized by the above-mentioned.
제1항에 있어서, 상기 비트라인은 상기 컬럼 디코더의 출력 신호에 의하여 제어되는 선택 트랜지스터를 통하여 데이타 버스에 접속함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the bit line is connected to a data bus through a selection transistor controlled by an output signal of the column decoder.
반도체 메모리 장치의 어레이 배열 방법에 있어서, 복수개의 메모리 셀을 컬럼 및 로우 방향으로 배열하고, 상기 메모리 셀의 좌우에 각각 연결되며 이웃하는 상기 메모리 셀이 서로 공통으로 접속하도록 배열되는 복수개의 비트라인과, 상기 메모리 셀의 짝수번째 메모리 셀을 선택하기 위한 짝수번째 메모리 셀 선택 워드라인과 홀수번째 메모리 셀을 선택하기 위한 홀수번째 메모리셀 선택 워드라인과 홀수번째 메모리 셀을 선택하기 위한 홀수번째 메모리셀 선택 워드라인을 상기 로우 방향으로 배열하고, 상기 홀수번째 메모리 셀 선택 워드라인 및 상기 짝수번째 메모리 셀 선택 워드라인에 각각 접속하고 있는 복수개의 로우 디코더를 상기 로우 방향으로 배열하고, 상기 비트라인을 각각 선택하기 위한 복수개의 컬럼 디코더를 상기 컬럼 방향으로 배열하여, 상기 로우 디코더 및 상기 컬럼 디코더로부터 각각 출력되는 출력신호에 의하여 상기 메모리 셀을 선택함을 특징으로 하는 어레이 배열방법.An array arrangement method of a semiconductor memory device, comprising: a plurality of bit lines arranged in a column and row direction, each of which is connected to left and right sides of the memory cell and arranged so that neighboring memory cells are commonly connected to each other; Select an even memory cell to select an even memory cell of the memory cell, select an odd memory cell to select a word line, and an odd memory cell, select an odd memory cell to select a word line, and an odd memory cell Arrange word lines in the row direction, arrange a plurality of row decoders connected to the odd-numbered memory cell select word lines and the even-numbered memory cell select word lines in the row direction, and select the bit lines, respectively. A plurality of column decoders for performing the column direction Array, the array arrangement characterized in that the selection of the memory cell by the output signal outputted from each of the row decoder and the column decoder.
제5항에 있어서, 상기 컬럼 디코더 및 상기 로우 디코더의 상기 출력 신호는 각각 컬럼 어드레스 신호 및 로우 어드레스 신호를 디코딩하여 발생함을 특징으로 하는 어레이 배열방법.6. The array array method of claim 5, wherein the output signals of the column decoder and the row decoder are generated by decoding the column address signal and the row address signal, respectively.
제6항에 있어서, 상기 짝수번째 메모리 셀 선택 워드라인과 상기 홀수번째 메모리 셀 선택 워드라인은 각각의 상기 로우 디코더에 입력되는 특정 컬럼 어드레스를 입력하여 상기 특정 컬럼 어드레스의 논리 상태에 따라 선택적으로 인에이블됨을 특징으로 하는 어레이 배열방법.7. The memory device of claim 6, wherein the even-numbered memory cell selection word line and the odd-numbered memory cell selection word line are selectively input according to a logic state of the specific column address by inputting a specific column address input to each of the row decoders. Array arrangement method characterized in that enabled.
제5항에 있어서, 상기 비트라인은 상기 컬럼 디코더의 출력 신호에 의하여 제어되는 선택 트랜지스터를 통하여 데이타 버스에 접속함을 특징으로 하는 어레이 배열방법.6. The method of claim 5, wherein said bit line is connected to a data bus through a selection transistor controlled by an output signal of said column decoder.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.