Claims (8)
그 입력단은 제2스위칭소자의 입력단과 연결되고, 그 절단은 상기 제2스위칭소자의 조절단과 연결되며, 그 출력단은 제3스위칭소자의 조절단과 연결되는 제1스위칭 소자; 그 출력단이 상기 제3스위칭소자의 입력단과 연결되는 제2스위칭소자; 및 그 출력단이 기판과 접속하는 제3스위칭소자로 구성된 단위 회로가, 상기 제1스위칭소자 및 제2스위칭소자의 조절단에 인가되는 바이어스에 따라, 제1스위칭소자만 턴온 되는 경우, 제2스위칭소자만 턴온 되는 경우 및 제1스위칭소자와 제2스위칭소자가 동시에 턴오프되는 경우의 세가지 상태를 갖는 것을 특징으로 하는 반도체 메모리장치.A first switching element connected at an input thereof to an input end of a second switching element, at a cutting end thereof connected to a control end of the second switching element, and at an output end thereof connected to a control end of a third switching element; A second switching element whose output end is connected to the input end of the third switching element; And a second switching device in which the unit circuit including the third switching device whose output terminal is connected to the substrate is turned on only when the first switching device is turned on in accordance with a bias applied to the control terminals of the first switching device and the second switching device. A semiconductor memory device having three states when only the element is turned on and when the first switching element and the second switching element are turned off at the same time.
제1항에 있어서, 상기 제1스위칭소자는 MOS FET이고, 상기 제2스위칭소자는 Bipolar 트랜지스터이며, 상기 제3스위칭소자는 JFET인 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device according to claim 1, wherein the first switching element is a MOS FET, the second switching element is a Bipolar transistor, and the third switching element is a JFET.
제2항에 있어서, 상기 MOS FET로는 NMOS FET가, 상기 Bipolar 트랜지스터로는 PNP Bipolar가, 그리고 상기 JFET로는 그 게이트가 N형의 불순물로 도우프 된 JFET가 이용되는 것을 특징으로 하는 반도체 메모리장치.3. The semiconductor memory device according to claim 2, wherein an NMOS FET is used as the MOS FET, a PNP Bipolar is used as the Bipolar transistor, and a JFET whose gate is doped with N-type impurities is used as the JFET.
반도체기둥의 상단부에서, 상기 반도체기둥의 가장자리부를 따라 형성되며 그 일부가 일방향으로 이웃하는 메모리 셀과 연결되는 게이트전극; 상기 게이트전극에 의해 둘러싸여 지도록 형성된 게이트절연막; 상기 게이트전극의 상단부에 의해 그 전체가 둘러싸여지며 상기 반도체기둥에 형성된 제2도전형의 제1불순물확산영역; 상기 제1불순물확산영역에 의해 그 전체가 둘러싸여 지도록 형성된 제1도전형의 제2불순물확산영역; 상기 게이트전극의 중간부에 의해 그 전체가 둘러싸여 지며 상기 반도체기둥에 형성된 제2도전형의 제3불순물확산영역; 상기 게이트전극의 수직 하부에서, 상기 반도체기둥의 가장자리부에 형성된 제2도전형의 제4불순물확산영역; 상기 게이트전극의 하단부 및 상기 제4불순물확산영역에 의해 둘러싸여 지도록 형성된 제1도전형의 제5불순물확산영역을 구비하는 것을 특징으로 하는 반도체 메모리장치의 구조.A gate electrode formed at an upper end of the semiconductor pillar, the gate electrode being formed along an edge of the semiconductor pillar and a part of which is connected to a neighboring memory cell in one direction; A gate insulating film formed to be surrounded by the gate electrode; A first impurity diffusion region of a second conductivity type formed in the semiconductor pillar, the whole of which is surrounded by an upper end of the gate electrode; A second impurity diffusion region of a first conductivity type formed to be surrounded by the first impurity diffusion region; A third impurity diffusion region of a second conductivity type formed in the semiconductor pillar and surrounded by the intermediate portion of the gate electrode; A fourth impurity diffusion region of a second conductivity type formed at an edge portion of the semiconductor pillar at a vertical lower portion of the gate electrode; And a fifth impurity diffusion region of a first conductivity type formed to be surrounded by a lower end of the gate electrode and the fourth impurity diffusion region.
제4항에 있어서, 상기 반도체기둥 상에, 상기 제1불순물확산영역 및 제2불순물확산영역과 동시에 접속하며, 타방향으로 이웃하는 메모리셀과 연결되는 비트라인으로 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 구조.The semiconductor device of claim 4, further comprising a bit line connected to the first impurity diffusion region and the second impurity diffusion region at the same time, the bit line being connected to a neighboring memory cell in another direction. Memory device structure.
반도체기판에 제1도전형의 제5불순물확산영역, 제2도전형의 제3불순물확산영역, 및 제1도전형의 제2불순물확산영역을 차례대로 형성하는 제1공정; 반도체기둥 형성을 위한 식각마스크 패턴을 이용한 식각 공정을 행하여 제1트렌치를 형성하는 제2공정; 결과물 전면에 제2도전형의 불순물을 경사 도우프 하여 제1불순물확산영역을 형성하는 제3공정; 상기 식각마스크 패턴을 이용한 식각 공정을 행하는 제2트랜치를 형성하는 제4공정; 결과물의 측벽에 측벽 스페이서를 형성하는 제5공정; 상기 식각마스크 패턴 및 측벽 스페이서를 이용한 식각 공정을 행하여 제3트랜치를 형성하는 제6공정; 결과물 전면에 제2도전형의 불순물을 경사 도우프하여 제4불순물확산영역을 형성하는 제7공정; 상기 식각마스크 패턴 및 측벽 스페이서를 이용한 식각공정을 다시 행하여 제4트렌치를 형성함으로써 그 내부에 다수의 불순물확산영역이 형성되고 각 셀 단위로 한정된 반도체기둥을 형성하는 제8공정; 및 상기 측벽 스페이서를 제거하고, 그 제거된 부분에, 상기 불순물확산영역들과는 게이트 절연막에 의해 분리되고, 일방향으로 이웃하는 메모리 셀과 그 일부가 연결되는 게이트전극을 형성하는 제9공정으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.A first step of sequentially forming a fifth impurity diffusion region of a first conductive type, a third impurity diffusion region of a second conductive type, and a second impurity diffusion region of a first conductive type in a semiconductor substrate; A second step of forming a first trench by performing an etching process using an etching mask pattern for forming a semiconductor pillar; A third step of forming a first impurity diffusion region by doping the second conductive type impurity on the entire surface of the resultant; Forming a second trench for performing an etching process using the etching mask pattern; A fifth step of forming sidewall spacers on sidewalls of the resultant product; A sixth step of forming a third trench by performing an etching process using the etching mask pattern and the sidewall spacers; A seventh step of forming a fourth impurity diffusion region by doping the second conductive type impurity on the entire surface of the resultant; An eighth step of forming a fourth trench by performing an etching process using the etching mask pattern and sidewall spacers to form a plurality of impurity diffusion regions therein and forming semiconductor pillars defined in each cell unit; And a ninth step of removing the sidewall spacers and forming a gate electrode in the removed portion, the impurity diffusion regions being separated by a gate insulating film, and a gate electrode connected to a memory cell neighboring to one direction in one direction. A method of manufacturing a semiconductor memory device.
제6항에 있어서, 상기 제8공정 이후, 상기 반도체기둥 사이에 제1도전형의 불순물을 도우프하는 공정 및 결과물 전면에 절연막을 형성하는 공정을 더 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The semiconductor memory device as claimed in claim 6, further comprising, after the eighth step, adding a doping impurity of a first conductivity type between the semiconductor pillars and forming an insulating film on the entire surface of the resultant. Way.
제6항에 있어서, 상기 제9공정 이후, 상기 제1불순물확산영역 및 제2불순물확산영역과 동시에 접속하며, 타방향으로 이웃하는 메모리 셀과 연결되는 비트라인을 형성하는 공정을 더 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.7. The method of claim 6, further comprising, after the ninth step, adding a process of simultaneously connecting the first impurity diffusion region and the second impurity diffusion region to form a bit line connected to a neighboring memory cell in another direction. A method of manufacturing a semiconductor memory device.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.