Claims (7)
외부로 부터 인가되는 리셀신호와 시스템 클럭에 따라 데이타의 입출력을 위한 동기제어신호를 발생시키는 동기제어수단과, 양방향성 패드를 통해 연결된 단일핀으로 입출력되는 소정의 데이타를 일시저장하는 임시저장 수단과, 상기 임시저장수단에 저장된 임의의 데이타를 상기 외부로 부터 인가되는 리셀 신호에 따라 소정의 레지스터에 저장한후 부처리 시스템에 출력하는 저장수단 및, 상기 동기제어수단으로 부터 소정클럭 지연되어 출력되는 동기 제어신호를 반전시켜 상기 임시저장수단에 인에이블신호로 인가하는 반전수단을 구비하는 것을 특징으로 하는 ASIC 칩의 임의의 데이타 저장회로.Synchronous control means for generating a synchronous control signal for input and output of data in accordance with the resell signal and the system clock applied from the outside, Temporary storage means for temporarily storing the predetermined data input and output to a single pin connected through the bidirectional pad, Storage means for storing any data stored in the temporary storage means in a predetermined register according to a resell signal applied from the outside, and outputting the data to a sub-processing system; and synchronous control outputted with a predetermined clock delay from the synchronous control means. And an inverting means for inverting a signal and applying the signal as an enable signal to the temporary storage means.
제1항에 있어서, 상기 동기제어수단은 외부로 부터 인가되는 리셀신호를 프리셀신호로 하고 시스템 클럭신호를 클럭신호하며 제로레벨의 데이타 신호를 입력으로 하는 제1플립플롭과, 상기 제1플립플롭의 출력신호를 데이타 신호의 입력으로 하고 상기 리셀신호를 프리셀 신호로 하며 상기 시스템 클럭신호를 클럭신호로 하는 제2플립플롭과, 상기 제2플립플롭의 출력을 데이타 신호의 입력으로 하고 상기 리셀신호를 프리셀 신호로 하며 상기 시스템 클럭 신호를 클럭 신호로 하는 제3 플립플롭으로 이루어지는 것을 특징으로 하는 ASIC 칩의 임의의 데이타 저장회로.The first flip-flop according to claim 1, wherein the synchronous control means comprises: a first flip-flop for receiving a recell signal applied from the outside as a pre-cell signal, a clock signal for a system clock signal, and a zero-level data signal; A second flip-flop whose output signal is an input of a data signal, a recell signal as a pre-cell signal, and a system clock signal as a clock signal, and an output of the second flip-flop as an input of a data signal; And a third flip-flop having a free cell signal and the system clock signal as a clock signal.
제1항 내지 제2항중 어느 한 항에 있어서, 상기 동기제어수단은 상기 저장수단의 레지스터 용량에 따라 적합하게 플립플롭의 수를 변환시켜 지연시간을 조절할 수 있도록 하는 것을 특징으로 하는 ASIC 칩의 임의의 데이타 저장회로.The ASIC chip according to any one of claims 1 to 2, wherein the synchronization control means adjusts the delay time by appropriately converting the number of flip-flops according to the register capacity of the storage means. Data storage circuit.
제1항에 있어서, 상기 임시저장수단은 외부로 부터 인가되는 소정의 양전원(Vcc)과 접속되며 시스템 외부로 부터 임의의 데이타 셋팅시 저장모드로 설정하여 주는 풀업저항(R10)과, 상기 양방향성 패드(PAD)를 통해 접속되며 상기 셋팅되는 임의의 데이타를 일시저장하는 입력버퍼(11)와, 상기 반전수단을 통해 인가되는 인에이블 신호에 의해 게이트 온되어 내부의 메인 데이타를 메인 처리 시스템 측으로 출력하는 출력버퍼(12)로 이루어지는 것을 특징으로 하는 ASIC 칩의 임의의 데이타 저장회로.The method of claim 1, wherein the temporary storage means is connected to a predetermined positive power supply (Vcc) from the outside and the pull-up resistor (R 10 ) for setting to the storage mode when setting any data from the outside of the system, and the bidirectional An input buffer 11 connected via a pad PAD and temporarily storing the set data is gated on by an enable signal applied through the inverting means, and outputs internal main data to the main processing system. Any data storage circuit of the ASIC chip, characterized in that consisting of an output buffer (12).
전원의 공급에 의해 시스템 클럭이 인가되는 초기상태에서 풀업저항을 통해 저장모드로 설정한후 임의의 데이타를 임시저장수단의 입력버퍼에 셋팅하는 제1과정과, 상기 제1과정에서 상기 임의의 데이타 셋팅이 완료되면 외부로 부터 리셀신호를 인가하여 상기 셋팅된 임의의 데이타를 저장수단의 소정 레지스터에 저장한후 저장된 상기 임의의 데이타를 해당 시스템으로 출력시키는 제2과정과, 상기 제2과정에서 임의의 데이타 저장이 완료되면 소정의 인에이블 신호를 발생시켜 칩 내부에서 발생된 데이타를 메인 처리 시스템 측으로 출력시키는 제3과정을 포함하는 것을 특징으로 하는 ASIC 칩의 임의의 데이타 입출력 방법.A first step of setting random data to an input buffer of a temporary storage means after setting the storage mode through a pull-up resistor in an initial state in which a system clock is applied by power supply; and the random data in the first step After the setting is completed, a second process of applying the resell signal from the outside to store the set arbitrary data in a predetermined register of a storage means and outputting the stored arbitrary data to the corresponding system; And a third process of generating a predetermined enable signal and outputting data generated in the chip to the main processing system when the data storage is completed.
제5항에 있어서, 상기 제2과정에서 상기 임시저장수단에 저장된 임의의 데이타가 상기 저장수단의 소정의 레지스터에 저장이 완료될때까지 메인 데이타의 출력을 지연시켜 데이타의 충돌로 인한 유실을 방지하도록 하는 것을 특징으로 하는 ASIC 칩의 임의의 데이타 입출력 방법.6. The method of claim 5, wherein the output of the main data is delayed until any data stored in the temporary storage means in the second process is completed in a predetermined register of the storage means to prevent loss due to data collision. And any data input / output method of an ASIC chip.
제5항에 있어서, 상기 저장을 위한 임의의 데이타와 상기 메인 데이타의 입출력이 양방향성 패드를 통해 접속된 단일핀에 의해 입출력되도록 하는 것을 특징으로 하는 ASIC 칩의 임의의 데이타 입출력 방법.The method of claim 5, wherein the arbitrary data for storage and the input and output of the main data is input and output by a single pin connected through a bidirectional pad.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.