KR950015073A - Device for processing repetitive data - Google Patents

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KR950015073A
KR950015073A KR1019930025188A KR930025188A KR950015073A KR 950015073 A KR950015073 A KR 950015073A KR 1019930025188 A KR1019930025188 A KR 1019930025188A KR 930025188 A KR930025188 A KR 930025188A KR 950015073 A KR950015073 A KR 950015073A
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KR1019930025188A
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Inventor
임창순
Original Assignee
이헌조
엘지전자 주식회사
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode

Abstract

본 발명은 디지탈 신호 처리에 관한 것으로서, 특히 메모리에 저장된 데이타를 반복하여, 읽어내고, 읽어낸 데이타를 이용해서 소정의 연산을 수행한 후 이 연산 결과를 원애의 데이타와 다시 연산 처리하는 반복되는 데이타의 연산 처리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital signal processing, and in particular, repeated data that repeats, reads out data stored in a memory, performs a predetermined operation using the read data, and then recalculates the result of the operation with the original data. It relates to an arithmetic processing unit.

종래에 반복 데이타 연산 처리기술은 연산 수행을 위해서 타이밍을 서로 동기시키기 위해 서로 다른 데이타 리드 주기를 갖는 2개의 메모리를 사용하기 때문에, 입력 데이타(Din(i))를 저장해야할 메모리(1)(2)가 두개 필요하게 되는데, 이는 원가 상승의 한 요인이 될뿐만아니라 연산 처리 장치를 ASIC으로 설계했을때 칩 사이즈 증가의 요인이되는 문제점이 있다.Since a repetitive data operation processing technique conventionally uses two memories having different data read periods to synchronize timings with each other for performing an operation, a memory 1 (2) having to store input data Din (i) is required. ) Is required, which not only contributes to the cost increase but also increases the chip size when the ASIC is designed as an ASIC.

본 발명은 하나의 데이타 메모리로부터 읽어내는 데이타를 연산 처리하는 수단과, 하나의 연산 주기마다 데이타 메모리 출력을 지연시키는 수단과, 지연된 데이타와 원래의 데이타 연산 결과를 동기화시키는 수단과, 상기 데이타 메모리의 리드 타이밍 및 지연, 동기화 타이밍을 제어하는 수단을 구비하여 반복되는 데이타의 연산을 수행함으로써, 소량의 메모리를 사용하여 원하는 데이타 연산을 수행할 수 있게한 것으로서, 디지탈 신호 처리 기술에 적용한다.The present invention provides a means for arithmetic processing of data read from one data memory, a means for delaying output of a data memory every one operation cycle, means for synchronizing the delayed data with an original data operation result, and A means for controlling read timing, delay, and synchronization timing is performed so that repeated data operations can be performed, so that desired data operations can be performed using a small amount of memory, and applied to digital signal processing techniques.

Description

반복되는 데이타의 연산 처리 장치Device for processing repetitive data

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명의 반복되는 데이타의 연산 처리 장치의 블록 구성도.2 is a block diagram of an apparatus for processing repetitive data of the present invention.

제3도는 본 발명의 연산 처리 장치에서 제어수단의 실시예 회로도.3 is a circuit diagram of an embodiment of a control means in the arithmetic processing apparatus of the present invention.

제5도는 본 발명의 연산 처리 과정의 타이밍도.5 is a timing diagram of an arithmetic processing procedure of the present invention.

Claims (3)

입력 데이타(Din(i))를 저장하는 데이타 기억수단(7)과, 상기 데이타 기억수단(7)에서 리드된 데이타를 연산 상수(C(i, j))와 소정의 연산 처리를 수행하는 연산 수단(8)과, 상기 연산 수단(8)에 연산 상수(C(i, j))를 제공하는 연산 상수 기억수단(9)과, 상기 데이타 기억수단(7)에서 리드된 데이타를 소정의 타이밍으로 지연지시큰 지연수단(10)과, 상기 연산 수단(8)의 출력 데이타와 상기 지연수단(10)의 출력 데이타를 동기시켜 출력하는 동기화수단(11)과, 상기 동기화 수단(11)에서 출력되는 동기된 두 데이타에 대하여 원하는 최종신호 처리를 수행하여 출력 데이타(Dout(i))를 구하는 최종 처리 수단(12)과, 상기 데이타 기억수단(7)의 데이타 리드 어드레스, 상기 연산 수단(8)의 연산 타이밍, 상기 지연수단(10)의 지연 출력 타이밍, 상기 동기화 수단(11)의 동기 출력 타이밍, 상기 최종 처리수단(12)의 출력 타이밍을 각각 제어하는 제어수단(13)으로 구성된 반복되는 데이타의 연산 처리 장치.A data storage means 7 for storing input data Din (i), and an operation for performing a predetermined arithmetic operation with a calculation constant C (i, j) on the data read from the data storage means 7; Means 8, arithmetic constant storage means 9 for providing arithmetic constants C (i, j) to the arithmetic means 8, and data read by the data storage means 7 at a predetermined timing. Delay delay means 10, the synchronization means 11 for synchronizing the output data of the calculation means 8 and the output data of the delay means 10, and the output from the synchronization means 11; Final processing means 12 for obtaining desired output signal Dout (i) by performing desired final signal processing on the synchronized two data, the data read address of the data storage means 7, and the calculation means 8 Operation timing of the delay means, delay output timing of the delay means 10, synchronization output of the synchronization means 11 Ming, the processing unit of the repeated data to be configured with the control means (13) for respectively controlling the output timing of the end-processing means (12). 제1항에 있어서, 상기 제어수단(13)은, 데이타 기억수단(7)의 리드 어드레스를 카운트하는 어드레스 카운터(14)와, 상기 어드레스 카운터(14)의 하위 어드레스를 디코하는 하위 어드레스 디코더(15)와, 상기 어드레스 카운터(14)의 상위 어드레스를 디코드하는 상위 어드레스 디코더(16)와, 상기 어드레스 카운터(14)의 하위 어드레스, 상기 어드레스 디코더(15)(16)의 디코드 결과를 입력받아 이들을 지연 및 논리 조합하여 연산 제어에 필요한 각각의 타이밍 제어신호를 발생하는 제어신호를 발생하는제어신호 발생부(17)로 구성된 반복되는 데이타의 연산 처리 장치.The control unit (13) according to claim 1, wherein the control means (13) includes an address counter (14) for counting the read address of the data storage means (7), and a lower address decoder (15) for decoding the lower address of the address counter (14). ), The upper address decoder 16 which decodes the upper address of the address counter 14, the lower address of the address counter 14, and the decoding result of the address decoder 15 and 16 are received and delayed. And a control signal generator (17) for generating a control signal for generating each timing control signal necessary for arithmetic control in logical combination. 제2항에 있어서, 상기 제어신호 발생부(17)는, 상기 하위 어드레스 디코더(15)의 디코드 결과를 소정 비트수로 지연처리하여 동기화 및 최종 연산 처리의 타이밍 제어신호를 발생하는 플립플롭(17a)(17b)과, 상기 플립플롭들의 클리어 신호를 공급하는 오아 게이트(17c)와, 상기 플립플롭들의 각각의 출력과 상기 상위 어드레스 디코더(16)의 디코드 결과를 논리 조합하여 지연 타이밍 제어 신호를 발생하는 앤드 게이트(17d) 및 오아 게이트(17e)로 구성된 반복되는 데이타의 연산 처리 장치.The flip-flop (17a) according to claim 2, wherein the control signal generator (17) delays the decoding result of the lower address decoder (15) by a predetermined number of bits to generate a timing control signal for synchronization and final arithmetic processing. (17b), the OR gate 17c for supplying the clear signals of the flip-flops, the output of each of the flip-flops, and the decoded result of the upper address decoder 16 to generate a delay timing control signal. And a repeating data arithmetic processing unit comprising an AND gate 17d and an ora gate 17e. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019930025188A 1993-11-25 1993-11-25 Arithmetic processing unit of repeating data KR950010820B1 (en)

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