KR950011652B1 - Flash eprom cell structure and fabricating method thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 108091006149 Electron carriers Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
Description
제1도는 종래의 플래쉬 EPROM셀 단면도.1 is a cross-sectional view of a conventional flash EPROM cell.
제2도는 본 발명에 따른 플래쉬 EPROM셀의 제조 공정도.2 is a manufacturing process diagram of a flash EPROM cell according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체 기판 2 : 소오스1 semiconductor substrate 2 source
3 : 드레인 4 : 게이트 산화막3: drain 4: gate oxide film
5 : 프로팅 게이트 6, 8 : 산화막5: floating gate 6, 8: oxide film
7 : 제어 게이트 9 : 소거 게이트7: control gate 9: erase gate
본 발명은 하층 소거 게이트를 사용한 플래쉬 EPROM(erasable programmable ROM)셀 구조 및 그 제조 방법에 관한 것으로, 특히 소거 게이트를 플로팅 게이트 아래에 위치시키므로써 채널을 소거 게이트와 플로팅 게이트로 양분한 플래쉬 EPROM셀의 구조 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash erasable programmable ROM (EPROM) cell structure using a lower erase gate and a method of fabricating the same. In particular, the present invention relates to a flash EPROM cell that divides a channel into an erase gate and a floating gate by placing an erase gate under a floating gate. It relates to a structure and a manufacturing method.
종래의 플래쉬 EPROM을 첨부된 도면 제1도를 참조하여 자세히 설명하면, 1은 반도체 기판, 2는 소오스, 3은 드레인, 4는 게이트 산화막, 5는 플로팅 게이트, 6, 8은 산화막, 7은 제어 게이트, 9는 소거 게이트를 각각 나타낸다.Referring to FIG. 1, a conventional flash EPROM is described in detail with reference to FIG. 1, where 1 is a semiconductor substrate, 2 is a source, 3 is a drain, 4 is a gate oxide, 5 is a floating gate, 6 is 8, 8 is oxide, and 7 is control. Gate 9 represents an erase gate, respectively.
우선, 기억(write)시에 고에너지 전자 주입(hot carrier injection)을 이용하여 플로팅 게이트에 전하를 충전시키고 소거시에는 소오스나 드레인에 고전압을 가해 플로팅 게이트내에 전자를 터널링(tunneling) 방식에 의해 뽑아내어 소거시키는 방법(제1a도)과 따로 소거 게이트를 설치하여 상기 터널링 방식으로 뽑아내는 (제1b도) 두가지 형태가 있다.First, the charge is charged to the floating gate using high energy electron carrier (hot carrier injection) at the time of write, and the high voltage is applied to the source or the drain at the time of erase to extract the electrons in the floating gate by tunneling method. There are two types of method of removing and erasing (FIG. 1A) and separately removing the gate by installing the erase gate (FIG. 1B).
그러나 상기 종래 기술은 플로팅 게이트의 전자들이 너무 많이 빠져나와 플로팅 게이트내의 충전상태는 양의 상태가 된다. 이렇게 되면 셀 자체가 공핍(depletion) 상태가 되어 항상 도통 상태가 되는데 이것을 과소거(over erase)라 한다. 상기 과소거 상태가 되면 제어 게이트에 전압을 가하지 않은 상태에서도 셀에 전류가 흐르므로 주소 지정이 되지 않은 셀까지도 전류가 흘러 정상적인 집적회로의 동작이 불가능해진다.However, in the prior art, the electrons in the floating gate are pulled out so much that the state of charge in the floating gate becomes positive. In this case, the cell itself becomes a depletion state and is always in a conductive state. This is called over erase. When the over-erased state, current flows to the cell even when no voltage is applied to the control gate, so that even an unaddressed cell is prevented from operating normally.
따라서 종래의 플래쉬 EPROM셀을 사용하면 과소거 방지 회로를 추가하여야 하므로 회로가 복잡해지고 소거 시간이 길어지는 문제점이 있다.Therefore, when the conventional flash EPROM cell is used, an over erase prevention circuit must be added, which causes a complicated circuit and a long erase time.
따라서 본 발명의 목적은 과소거 현상을 해결하는 새로운 플래쉬 EPROM셀 구조 및 그 제조 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a novel flash EPROM cell structure and a method of manufacturing the same to solve the over-erasing phenomenon.
상기 목적을 달성하기 위해서 본 발명은, 하층 소거 게이트를 사용한 플래쉬 EPROM셀 구조에 있어서 반도체 기판, 상기 반도체 기판에 형성되는 소오스 및 드레인, 상기 반도체 기판상에 형성되는 게이트 산화막, 상기 게이트 산화막 상의 일부에 형성되는 소거 게이트, 상기 소거 게이트 상에 형성되는 산화막, 상기 게이트 산화막의 또 다른 일부 및 상기 산화막의 일부상에 형성되는 플로팅 게이트, 상기 산화막의 일부 그리고 상기 플로팅 게이트 상에 형성되는 산화막, 상기 산화막 상에 모자 모양으로 형성된 제어 게이트로 구성된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a semiconductor substrate, a source and a drain formed on the semiconductor substrate, a gate oxide film formed on the semiconductor substrate, and a part of the gate oxide film in a flash EPROM cell structure using a lower erase gate. An erase gate formed, an oxide film formed on the erase gate, another portion of the gate oxide film and a floating gate formed on a portion of the oxide film, an oxide film formed on a portion of the oxide film and the floating gate, on the oxide film It characterized in that the control gate formed in a hat shape.
또한, 본 발명에 따른 제조 방법은, 일반 MOS공정으로 실리콘 기판위에 문턱전압 조정을 위해 이온주입을 실시하고 게이트 산화막을 증착하고 폴리실리콘으로 채널일부의 상기 게이트 산화막 상에 소거 게이트를 증착하는 제1공정, 상기 제1공정 후에 산화막을 증착하고 폴리실리콘으로 상기 산화막과 채널일부의 상기 게이트 산화막상의 각 일부에 걸쳐 플로팅 게이트를 증착하고 산화막을 증착하는 제2공정 및 폴리실리콘인 제어 게이트를 증착하고 드레인 및 소오스를 형성하는 제3공정을 구비함을 특징으로 한다.In addition, the manufacturing method according to the present invention is a first MOS implanted on the silicon substrate in the general MOS process for the adjustment of the threshold voltage, the gate oxide film is deposited, and the polysilicon deposited gate on the gate oxide film of the portion of the channel Depositing an oxide film after the first step, depositing a floating gate over each of the oxide film and a portion of the channel oxide part of the channel with polysilicon, and depositing an oxide film, and depositing a control gate, which is polysilicon, and drain And a third step of forming a source.
이하, 첨부된 도면 제2도를 참조하여 본 발명의 실시예를 상세히 설명하면, 제2도는 본 발명에 따른 플래쉬 EPROM셀의 공정도이다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. 2 of the accompanying drawings. FIG. 2 is a flowchart of a flash EPROM cell according to the present invention.
먼저, MOS실리콘 기판(1) 위에 문턱전압(threshold voltage) 조정을 위해 이온 주입을 실시하고 게이트 산화막(4)을 형성한다. 또는 게이트 산화막(4)을 먼저 형성하고 이온 주입을 실시하여 폴리실리콘으로 채널이 형성될 게이트 산화막(4) 일부상에 소거 게이트(9)를 형성한다(제2a도).First, ion implantation is performed on the MOS silicon substrate 1 to adjust the threshold voltage and the gate oxide film 4 is formed. Alternatively, the gate oxide film 4 is first formed and ion implantation is performed to form the erase gate 9 on a portion of the gate oxide film 4 in which the channel is to be formed of polysilicon (FIG. 2A).
그리고 산화막(8)을 증착하고 폴리실리콘으로 플로팅 게이트(5)를 증착하는데 이때 플로팅 게이트(5)는 소거 게이트(9) 상의 산화막(8)과 채널 상부의 게이트 산화막(4) 상에 놓이게 한다(제2b도).Then, the oxide film 8 is deposited and the floating gate 5 is deposited with polysilicon, and the floating gate 5 is placed on the oxide film 8 on the erase gate 9 and the gate oxide film 4 on the upper channel ( 2b).
그 다음에 폴리간 산화막(6)을 증착한 후 폴리실리콘으로 제어 게이트(7)를 증착하고 소오스(2)와 드레인(3)을 형성한다.Then, after depositing the inter-polyoxide film 6, the control gate 7 is deposited with polysilicon, and the source 2 and the drain 3 are formed.
여기에서, 상기의 소거 게이트(9), 플로팅 게이트(5), 및 제어 게이트(7)는 폴리실리콘, 실리사이드, 또는 리프렉토리(refractory) 금속중 어느 하나로 구성될 수 있다.Here, the erase gate 9, the floating gate 5, and the control gate 7 may be made of any one of polysilicon, silicide, or a refractory metal.
상기 본 발명의 일실시예에 따라 제조된 플래쉬 EPROM소자의 작용 효과를 구체적으로 설명하면 다음과 같다.Referring to the operation and effect of the flash EPROM device manufactured according to an embodiment of the present invention in detail as follows.
기억(write)시에는 일반적으로 플로팅 게이트 방식의 EPROM과 동일하게 드레인(3)에 고전압을 가하고 제어 게이트(7)에는 더 높은 고전압을 가한다. 그리고 소거 게이트(9)에도 제어 게이트에 가한 전압과 동일한 전압을 가하면 소거 게이트(9) 아래의 채널은 선형영역(liner region)에서 동작이 되고 플로팅 게이트(5) 아래의 채널은 포화 영역에서 동작이 되어 고에너지 전자가 게이트 산화막(4)을 통과하여 플로팅 게이트(5)로 주입된다(hot carrier injection).In writing, a high voltage is applied to the drain 3 and a higher high voltage is applied to the control gate 7 in the same manner as a floating gate type EPROM. In addition, if a voltage equal to the voltage applied to the control gate is applied to the erase gate 9, the channel under the erase gate 9 operates in a linear region, and the channel under the floating gate 5 operates in a saturated region. Thus, high energy electrons are injected through the gate oxide film 4 into the floating gate 5 (hot carrier injection).
그리고 채널이 플로팅 게이트(5)와 소거 게이트(7)로 양분되어 있고, 판독(read)시 소거 게이트(7)에는 제어 게이트(7)와 같은 전압을 가하므로 제어 게이트(7)에 0V를 가했을때 플로팅 게이트(5) 아래의 채널의 문턱전압이 음의 값을 가지더라도 소거 게이트(9) 아래의 채널은 문턱전압이 양의 값을 가지므로 이 부분의 채널이 전류를 막아 주어 셀이 도통상태가 되는 일이 없다.Since the channel is divided into the floating gate 5 and the erase gate 7, and the read gate 7 is applied with the same voltage as the control gate 7 during read, 0 V is applied to the control gate 7. At this time, even though the threshold voltage of the channel under the floating gate 5 has a negative value, the channel under the erasing gate 9 has a positive value, so the channel of this portion blocks the current so that the cell is in a conductive state. It does not become.
본 발명의 실시예에 있어서, 소거 게이트를 플로팅 게이트 일부의 아래에 두어 채널부분을 소거 게이트와 플로팅 게이트로 양분하여 판독(read)시에 소거 게이트에 제어 게이트와 같은 전압을 가해 과소거되어 플로팅 게이트지역의 채널이 도통상태가 되더라도 소거 게이트 지역의 채널은 전류차단(cut off) 상태를 유지하도록 한다.In an embodiment of the present invention, the erase gate is placed under a portion of the floating gate so that the channel portion is divided into the erase gate and the floating gate, and when the read is applied, the erase gate is over-erased by applying the same voltage as the control gate to the erase gate, thereby floating. Even if the local channel is in a conductive state, the channel of the erasing gate region is kept in a cut off state.
그러면 전체 셀의 동작은 전류차단 상태가 되어 제어 게이트에 전압을 가하지 않으면 전류가 흐르지 않아 종래의 플래쉬 EPROM셀 사용시 추가되는 과소거 방지 회로의 복잡하고 긴 소거시간의 단점을 극복할 수 있는 효과가 있다.Then, the operation of the whole cell becomes a current blocking state, and if the voltage is not applied to the control gate, the current does not flow, thereby overcoming the disadvantages of the complicated and long erase time of the over erase prevention circuit added when using a conventional flash EPROM cell. .
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006815A KR950011652B1 (en) | 1992-04-22 | 1992-04-22 | Flash eprom cell structure and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006815A KR950011652B1 (en) | 1992-04-22 | 1992-04-22 | Flash eprom cell structure and fabricating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930022565A KR930022565A (en) | 1993-11-24 |
| KR950011652B1 true KR950011652B1 (en) | 1995-10-07 |
Family
ID=19332171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920006815A KR950011652B1 (en) | 1992-04-22 | 1992-04-22 | Flash eprom cell structure and fabricating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950011652B1 (en) |
-
1992
- 1992-04-22 KR KR1019920006815A patent/KR950011652B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930022565A (en) | 1993-11-24 |
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