Claims (3)
두개의 단방향링으로부터 수신된 제1링 입력 셀과 제2링 입력 셀과, 제1링 입력신호와 제2링 입력신호, 제1링 셀 입력 시작신호와 제2링 셀 입력 시작신호, 및 리셋신호와 시스템 클럭을 인가받아 버퍼출력신호, 버퍼출력 시작신호, 버퍼출력 데이타 및 버퍼출력 하위 데이타를 출력하는 액세스 중재수단(1), 상기 액세스 중재수단(1)의 버퍼출력신호들을 입력하고 상기 리셋신호와 시스템 클럭 및 외부로부터의 모듈식별신호를 입력하여 우회 셀 출력신호와 추출 셀 출력신호와 셀 출력 시작신호 및 출력 셀 신호를 출력하는 셀 추출 수단(2)을 구비하는 것을 특징으로 하는 이중링 구조의 모듈통신 수신장치.A first ring input cell and a second ring input cell received from two unidirectional rings, a first ring input signal and a second ring input signal, a first ring cell input start signal and a second ring cell input start signal, and a reset Access arbitration means (1) for receiving a signal and a system clock to output a buffer output signal, a buffer output start signal, buffer output data, and buffer output sub-data, and input buffer output signals of the access arbitration means (1) and reset And a cell extracting means (2) for inputting a signal, a system clock, and a module identification signal from the outside to output a bypass cell output signal, an extraction cell output signal, a cell output start signal, and an output cell signal. Module communication receiver of structure.
제1항에 있어서, 상기 액세스 중재수단(1)은 ; 버퍼리셋신호와 제1링 입력신호와 제1링 셀 입력 시작신호와 제1링 입력 셀 신호를 인가받아 저장하는 제1링 버퍼(3), 버퍼리셋신호와 제2링 입력신호와 제2링 셀 입력 시작신호와 제2링 입력 셀 신호를 인가받아 저장하는 제2링 버퍼(4), 상기 제1 및 제2링 버퍼(3,4)의 레벨신호를 입력하여 두 버퍼중 하나를 액세스하는 디코딩 수단(5), 상기 디코딩수단(5)으로 제1링 버퍼출력신호 및 제2링 버퍼출력신호를 제공하여 상기 제1 및 제2링 버퍼(3,4) 중 하나를 액세스하게 하는 액세스 제어수단(6), 상기 디코딩 수단(5)으로부터 제1 및 제2링 선택신호를 입력받고 시스템 클럭 및 리셋신호를 입력받으며 상기 액세스 제어수단(6)으로부터의 제1링 버퍼출력신호 및 제2링 버퍼출력신호에 따라 액세스 허용신호를 상기 액세스 제어수단(6)으로 제공하여 상기 제1 및 제2링 버퍼출력신호의 생성시기를 제어하는 데이타 유닛 제어수단(7), 및 상기 제1 및 제2링 버퍼(3,4)으로부터의 제1링 버퍼출력데이타 및 제2링 버퍼출력 데이타를 입력하고 상기 액세스 제어수단(6)의 상기 제1링 버퍼출력 데이타와 제2링 버퍼출력 데이타를 56옥텟의 모듈통신용 셀 단위의 출력시작을 알리는 버퍼출력 시작신호와 함께 두개의 링으로부터의 셀을 다중화하는 출력제어수단(8)을 구비하고 있는 것을 특징으로 하는 이중링구조의 모듈통신 수신장치.The method according to claim 1, wherein said access arbitration means (1) comprises; A first ring buffer 3 for receiving and storing a buffer reset signal, a first ring input signal, a first ring cell input start signal, and a first ring input cell signal, a buffer reset signal, a second ring input signal, and a second ring Accessing one of the two buffers by inputting a level signal of the second ring buffer 4 and the first and second ring buffers 3 and 4 that receive and store a cell input start signal and a second ring input cell signal. An access control for providing decoding means (5) and providing the first ring buffer output signal and the second ring buffer output signal to the decoding means (5) to access one of the first and second ring buffers (3,4). Means (6), receiving first and second ring selection signals from the decoding means (5) and receiving system clock and reset signals; first ring buffer output signal and second ring from the access control means (6). The first and second rings by providing an access permission signal to the access control means 6 according to a buffer output signal. Data unit control means 7 for controlling the generation time of the buffer output signal, and first ring buffer output data and second ring buffer output data from the first and second ring buffers 3 and 4, and Outputting the first ring buffer output data and the second ring buffer output data of the access control unit 6 with multiplexing cells from two rings together with a buffer output start signal indicating an output start of a cell unit for module communication of 56 octets. A module communication receiver having a double ring structure, comprising a control means (8).
제1항에 있어서, 상기 셀 추출수단(2)은 ; 외부로부터의 시스템 클럭 및 리셋신호를 입력하고 상기 액세스 중재수단(1)으로부터의 버퍼출력 시작신호와 버퍼출력 최하위 데이타와 버퍼출력신호를 입력 받아 외부로부터의 모듈 식별신호와 비교한 후 우회 셀 출력신호와 추출 셀 출력신호와 셀 출력 시작신호를 출력하는 셀 분배 제어수단(9), 외부로부터의 시스템 클럭 및 리셋신호를 입력하고 상기 액세스 중재수단(1)으로부터의 버퍼출력신호와 버퍼출력 데이타를 입력받아 상기 셀 분배 제어수단(9)의 우회 셀 출력신호나 추출 셀 출력신호에 맞추어 버퍼출력 데이타를 지연없이 출력하기 위한 파이프라인 수단(10)을 구비하고 있는 것을 특징으로 하는 이중링 구조의 모듈통신 수신장치.The method of claim 1, wherein the cell extraction means (2) is; Inputs the system clock and reset signal from the outside, receives the buffer output start signal, the buffer output least significant data and the buffer output signal from the access arbitration means 1, compares them with the module identification signal from the outside, and then bypasses the cell output signal. And a cell distribution control means (9) for outputting an extraction cell output signal and a cell output start signal, a system clock and a reset signal from the outside, and a buffer output signal and buffer output data from the access arbitration means (1). And a pipeline means (10) for receiving buffer output data without delay in accordance with the bypass cell output signal or the extracted cell output signal of the cell distribution control means (9). Receiver.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.