KR950009233B1 - Power consumption proofing circuit in writing operation - Google Patents

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KR950009233B1
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장성준
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현대전자산업주식회사
정몽헌
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Abstract

The circuit for preventing power consumption during writing comprises: a pulse signal generator for logic-operating a write enable signal and outputting each signal; a data processor for detecting the data transition point; an equalizer circuit unit for compensating during the write by the output signal of the pulse signal generator and the data transition detection signal; and a word line driving controller for controlling the driving of the word line according to the output signal of the equalizer circuit unit and an output signal of the pulse signal generator.

Description

라이트(write)시 전력소모 방지회로Power consumption prevention circuit when writing

제1도는 종래의 워드라인을 구동하기 위한 회로도.1 is a circuit diagram for driving a conventional word line.

제2도는 제1도에 도시된 각 부분에 대한 동작 타이밍도.2 is an operation timing diagram for each part shown in FIG.

제3도는 본 발명에 실시예에 따른 라이트시 전력소모 방지 회로도.3 is a circuit diagram for preventing power consumption when writing according to an embodiment of the present invention.

제4도는 제3도에 도시된 각 부분에 대한 동작 타이밍도.4 is an operation timing diagram for each part shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

40 : 펄스 신호 발생부 50 : 데이타 처리부40: pulse signal generator 50: data processor

60 : 아퀼라이저 회로부 70 : 워드라인 구동제어부60: aquilizer circuit 70: word line drive control unit

NR : 노아게이트 NA : 낸드게이트NR: Noah gate NA: NAND gate

I : 인버터I: Inverter

본 발명은 스태틱 램(SRAM)에서 셀에 라이트(Write)시 워드라인을 동작시키도록 한 회로에 관한 것으로, 특히 라이트시 워드라인의 동작시간을 줄여 전력소모를 줄이도록 한 라이트시 전력소모 방지회로에 관한 것이다.The present invention relates to a circuit for operating a word line when writing a cell in a static RAM (SRAM), and in particular, a write power protection circuit for reducing power consumption by reducing the operating time of the word line when writing. It is about.

종래의 워드라인 동작회로는 제1도에 도시된 바와 같이, 라이트 인에이블 신호(/WE)에 따라 논리조합하여 각 신호를 발생하는 신호발생부(10)와, 상기 신호발생부(10)의 제어하에 데이타입력을 데이타 비트 라인(DB)쪽으로 전송하기 위한 데이터 처리부(20)와, 상기 신호발생부(10)의 출력신호에 따라 워드라인을 구동하는 워드라인 구동부(30)로 구성된다.As shown in FIG. 1, the conventional word line operation circuit includes a signal generator 10 for generating each signal by logical combination according to the write enable signal / WE, and the signal generator 10 of FIG. And a data processing unit 20 for transmitting a data input to the data bit line DB under control, and a word line driver 30 for driving a word line according to the output signal of the signal generator 10.

이와 같이 구성된 종래의 회로에 있어서, 신호 발생부(10)의 노아게이트(NR4)의 일측입력단자로 제2도의 (d)와 같은 반전된 라이트 인에이블(/WE) 신호를 타측입력단자는 접지측에 접속하여 로우신호가 인가되도록 하여 타측 입력단자에 관계없이 항상 일측입력단자의 입력이 선택되므로 노아게이트(NR4)의 출력단자로 라이트 인에이블 신호가 출력된다.In the conventional circuit configured as described above, the inverted write enable (/ WE) signal as shown in (d) of FIG. 2 is connected to one input terminal of the noar gate NR 4 of the signal generator 10. Since a low signal is applied by being connected to the ground side, the input of one input terminal is always selected regardless of the other input terminal, so that the write enable signal is output to the output terminal of the NOA gate NR 4 .

상기 노아게이트(NR4)를 통한 신호는 인버터(I4)를 통해 노아게이트(NR5)의 일측입력단자에 인가되고, 인버터(I4) 및 지연부(11)를 통해 반전 지연된 신호는 상기 노아게이트(NR5)의 타측입력단자에 인가되어 노아링 된 후 다시 인버터(I5)를 통해 제2도의 (f)와 같은 WEBB신호를 인버터(I6)를 통해서는 제2도의 (g)와 같은 WE2신호를 발생하도록 한다.The NOR gate (NR 4) signal is applied to one side input terminal of the NOR gate (NR 5) via an inverter (I 4), inverting the delayed signal through an inverter (I 4), and the delay section 11 via the above After being applied to the other input terminal of the noah gate NR 5 and noarized, the WEBB signal as shown in (f) of FIG. 2 is again transmitted through the inverter I 5 and through (g) of FIG. 2 through the inverter I6. Generate the same WE2 signal.

또한, 제2도의 (e)와 같은 데이터 입력신호(Din)가 데이터 처리부(20)의 타측입력단자가 접지측에 접속된 노아게이트(NR1)의 일측입력단자로 인가되므로 타측입력과 관계없이 일측입력이 선택되어 노아링 된후 출력된 신호는 지연부(21)에 의하여 지연된다. 상기 지연부(21)에 의하여 지연된 데이터는 노아게이트(NR2)에 의하여 신호발생부(10)에서 출력된 WEBB신호와 노아 연산된다. 상기 노아게이트(NR2)는 상기 WEBB신호가 로오논리를 갖는 동안에만 상기 지연부(21)의 출력신호를 반전시켜 인버터(I2)쪽으로 전송하게 된다.In addition, since the data input signal Din of FIG. 2E is applied to the one input terminal of the NOR gate NR 1 connected to the ground side, the other input terminal of the data processing unit 20 is irrespective of the other input. The signal output after the one-side input is selected and ended is delayed by the delay unit 21. The data delayed by the delay unit 21 is subjected to NOR calculation with the WEBB signal output from the signal generator 10 by the NOR gate NR2. The NOR gate NR2 inverts the output signal of the delay unit 21 and transmits the inverted signal to the inverter I2 only while the WEBB signal has a low logic.

그리고 상기 지연부(21)의 출력신호는 인버터(I1)를 경유하여 WEBB신호와 노아게이트(NR3)에서 노아링된다. 상기 노아게이트(NR3)는 상기 WEBB신호가 로우신호를 유지하는 동안에 상기 인버터(I1)의 출력신호를 반전시켜 인버터(I3)쪽으로 전송한다. 상기 인버터(I2), (I3)의 출력신호들은, 각각 진위 및 보수의 데이터신호로서 상기 신호발생부(10)의 WE2신호에 의한 엔(N)모스트랜지스터(MN1), (MN2)의 온, 오프 동작에 따라 데이터 비트 라인들(DB, /DB) 쪽으로 각각 전송된다. 상기 엔(N)모스트랜지스터들(MN1, MN2)은 상기 WE2신호가 하이논리를 유지하는 기간에만 상기 인버터들(I2, I3)의 출력신호들을 상기 데이터 비트 라인들(DB, /DB)쪽으로 전송한다.The output signal of the delay unit 21 is nominated at the WEBB signal and the NOA gate NR3 via the inverter I1. The NOA gate NR3 inverts the output signal of the inverter I1 and transmits the inverted signal to the inverter I3 while the WEBB signal maintains a low signal. The output signals of the inverters I2 and I3 are the authenticity and the complementary data signals, respectively, and the ON, N, and MN1 transistors MN1 and MN2 are turned on by the WE2 signal of the signal generator 10. In accordance with the off operation, data bits are respectively transmitted to the data bit lines DB and / DB. The N (N) MOS transistors (MN1, MN2) transmit the output signals of the inverters (I2, I3) to the data bit lines (DB, / DB) only while the WE2 signal maintains high logic. do.

리드(READ)시 제2도의 (a)와 같은 어드레스(Address)변환시 이를 검출하여 발생하는 제2도의 (b)와 같은 EQAdd신호와 인버터(I7)를 통한 신호발생부(10)의 WEBB신호가 노아게이트(NR6)를 통해 노아링된 신호는 지연부(31)를 통해 제2도의 (h)와 같은 펄스워드라인(P.W.L)을 발생함과 아울러 샘플/어드레스 및 래치 제어신호 발생부(32)를 통해 어제어신호를 발생하게 된다.When the READ is read, the EQAdd signal as shown in FIG. 2 (b) and the WEBB signal of the signal generator 10 through the inverter I7 are detected. The signal signaled through the NOR gate NR6 generates a pulse word line PWL as shown in FIG. 2H through the delay unit 31, and the sample / address and latch control signal generator 32 Through the control signal is generated.

상기 펄스워드라인(P.W.L)신호와 제2도의 (c)와 같은 pre-dec신호는 노아게이트(NR7)를 통해 노아링 된 후 인버터(18), (19)를 통해 제2도의 (i)와 같은 신호로서 워드라인을 구동한다.The pulse word line PWL signal and a pre-dec signal such as (c) of FIG. 2 are subjected to Noar gates through NR7, and then through (i) of FIG. 2 through inverters 18 and 19. Drive the word line with the same signal.

상기에서와 같이 동작하는 회로에 있어서 라이트(write)시 라이트 인에이블(1WE)신호가 로우인 동안 또는 pre-dec신호가 변하기 전까지 계속 워드라인이 동작상태에 있게되어 전류의 소모가 크게되는 문제점이 있었다.In the circuit operating as described above, while the write enable 1WE signal is low during writing or the word line remains in the operating state until the pre-dec signal is changed, the current consumption becomes large. there was.

따라서, 종래의 결함을 감안하여 본 발명은 펄스 워드라인 펄스를 만들어 워드라인의 구동을 제어하여 전력소모를 방지하도록 한 라이트시 전력소모 방지회로를 창안한 것으로 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Therefore, in view of the conventional defects, the present invention creates a power consumption prevention circuit at the time of writing a pulse word line pulse to control the driving of the word line to prevent power consumption. As follows.

제3도는 본 발명의 라이트시 전력소모 방지회로도로서, 라이트 인에이블(/WE)신호를 논리조합하여 각 신호를 발생하는 펄스신호 발생부(40)와, 상기 펄스신호 발생부(40)의 출력신호에 따라 외부로부터 입력되는 데이터를 데이터 비트 라인들(DB, /DB)쪽으로 전송하는 데이터의 전이시점을 검출하기 위한 데이터 처리부(50)와, 상기 펄스신호 발생부(40)의 출력신호 및 데이터 처리부(50)로 부터의 데이터 전이 검출신호에 의해 라이트시 열화등을 보상하도록 한 아퀼라이저 회로부(60)와, 상기 아퀼라이저 회로부(60)의 출력신호 및 인가되는 신호에 따라 펄스 워드라인 펄스를 만들어 워드라인의 구동을 제어하는 워드라인 구동 제어부(70)로 구성한다.FIG. 3 is a circuit diagram of a write power saving prevention circuit of the present invention, in which a pulse signal generator 40 for generating each signal by logically combining a write enable (/ WE) signal and an output of the pulse signal generator 40 Data processing unit 50 for detecting the transition time point of the data for transmitting the data input from the outside to the data bit lines (DB, / DB) in accordance with the signal, and the output signal and data of the pulse signal generator 40 Pulse word line pulses are generated in accordance with an aquilizer circuit section 60 configured to compensate for deterioration at the time of writing by the data transition detection signal from the processing section 50, and an output signal and an applied signal of the aquilizer circuit section 60. And a word line driving control unit 70 for controlling the driving of the word line.

이와같은 구성된 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같이, 펄스신호 발생부(40)에서 타측 입력단자를 접지에 접속한 노아게이트(NR4)의 일측입력단자에 제4도의 (d)와 같은 반전된 라이트 인에이블(/WE)신호를 상기 노아게이트(NR4)의 일측입력단자로 인가하면 타측입력에 관계없이 데이터 입력신호는 노아링된 후 인버터(I4)를 통한 신호와 상기 인버터(I4) 및 지연부(41)를 통해 노아게이트(NR5) 및 인버터(I5)를 통해 논리조합하여 WEBB신호를 발생함과 아울러 인버터(I6)에 의하여 상기 WEBB신호를 반전시킴으로써 WE2신호를 발생한다. 제4도의 (g)와 같은 상기 인버터(I4)의 출력신호는 인버터 체인부(42)에 의하여 일정시간 만큼 지연되고 아울러 반전되어 노아게이트(NR6)에 공급된다. 상기 노아게이트(NR6)는 상기 인버터(I4)의 출력신호 및 상기 인버터 체인부(42)의 출력신호를 노아 연산하여 제4도의 (k)와 같은 펄스신호(S1)를 발생한다.Referring to the operation and effect of the present invention configured as described above in detail, as shown in (d) of FIG. 4 to the one input terminal of the NOA gate NR4 having the other input terminal connected to the ground in the pulse signal generator 40 When the same inverted write enable signal / WE is applied to one input terminal of the NOR gate NR4, the data input signal is nominated and the signal through the inverter I4 and the inverter I4 regardless of the other input. And a logic combination through the NOA gate NR5 and the inverter I5 through the delay unit 41 to generate the WEBB signal, and the inverter I6 inverts the WEBB signal to generate the WE2 signal. The output signal of the inverter I4 as shown in (g) of FIG. 4 is delayed by a predetermined time by the inverter chain section 42, and is inverted and supplied to the NOA gate NR6. The NOR gate NR6 performs a NOR operation on the output signal of the inverter I4 and the output signal of the inverter chain part 42 to generate a pulse signal S1 as shown in FIG. 4 (k).

또한, 제2도의 (i)와 같은 데이터 입력신호(Din)가 데이터 처리부(50)의 타측입력단자가 접지측에 접속된 노아게이트(NR1)의 일측입력단자로 인가되므로 타측입력에 관계없이 일측입력이 선택되어 노아링 된 후 출력된 신호는 지연부(51)에 의하여 지연된다. 상기 지연부(51)에 의하여 지연된 데이터는 노아게이트(NR2)에 의하여 펄스신호 발생부(40)에서 출력된 WEBB신호와 노아 연산된다. 상기 노아게이트(NR2)는 상기 WEBB신호가 로오논리를 갖는 동안에만 상기 지연부(51)의 출력신호를 반전시켜 인버터(I2)쪽으로 전송하게 된다. 그리고 상기 지연부(51)의 출력신호는 인버터(I1)를 경유하여 WEBB신호와 노아게이트(NR3)에서 노아링된다. 상기 노아게이트(NR3)는 상기 WEBB신호가 로우논리가 유지하는 동안에 상기 인버터(I1)의 출력신호를 반전시켜 인버터(I3)쪽으로 전송한다. 상기 인버터들(I2), (I3)의 출력신호들은, 각각 진위 및 보수의 데이터신호로서, 상기 펄스신호발생부(40)의 WE2신호에 의한 엔(N)모스트랜지스터(MN1), (MN2)의 온, 오프 동작에 따라 데이터 비트 라인들(DB, /DB) 쪽으로 각각 전송된다. 상기 엔(N) 모스트랜지스터들(MN1, MN2)은 상기 WE2신호가 하이논리를 유지하는 기간에만 상기 인버터들(I2, I3)의 출력신호들을 상기 데이터 비트 라인(DB, /DB)쪽으로 전송한다. 상기 노아 게이트들(NR2), (NR3)의 출력신호들은 낸드 게이트(ND1)에 의하여 낸드조합된다. 상기 낸드 게이트(ND1)는 외부로 부터의 데이터의 입력을 검출하는 기능을 하게 된다. 그리고 어드레스 전이 검출기(Address Transition Detector, 이하 "A.T.D"라 함; 52)는 상기 낸드게이트(ND1)의 출력신호의 전이부를 검출하여 제4도의 (j)와 같은 신호를 출력한다.In addition, since the data input signal Din of FIG. 2 (i) is applied to the one input terminal of the NOR gate NR 1 connected to the ground side, the other input terminal of the data processing unit 50 is irrespective of the other input. The signal output after the one-side input is selected and ended is delayed by the delay unit 51. Data delayed by the delay unit 51 is subjected to NOR calculation with the WEBB signal output from the pulse signal generator 40 by the NOR gate NR2. The NOA gate NR2 inverts the output signal of the delay unit 51 and transmits the inverted signal to the inverter I2 only while the WEBB signal has low logic. The output signal of the delay unit 51 is nominated at the WEBB signal and the NOA gate NR3 via the inverter I1. The NOA gate NR3 inverts the output signal of the inverter I1 and transmits the inverted signal to the inverter I3 while the WEBB signal is maintained at low logic. The output signals of the inverters I2 and I3 are the authenticity and complementary data signals, respectively, and the N (M) transistors (MN1) and (MN2) by the WE2 signal of the pulse signal generator 40, respectively. Are transmitted toward the data bit lines DB and / DB according to the on and off operations. The N (N) MOS transistors (MN1, MN2) transmit the output signals of the inverters (I2, I3) to the data bit line (DB, / DB) only while the WE2 signal maintains high logic. . The output signals of the NOR gates NR2 and NR3 are NAND-coupled by the NAND gate ND1. The NAND gate ND1 has a function of detecting an input of data from the outside. An address transition detector (hereinafter referred to as "ATD") 52 detects a transition part of the output signal of the NAND gate ND1 and outputs a signal as shown in FIG.

상기에서와 같은 펄스신호발생부(40)에서 발생된 WEBB신호와 WE2신호는 노아 게이트(NR7) 및 인버터(I8)를 거쳐 낸드 게이트(ND2)에 인가되고 제4도의 (g)와 같은 입력(IN) 신호는 인버터(I7)를 거쳐 반전된 신호를 낸드 게이트(ND2)의 타측 입력에 인가하여 낸드 조합한후 낸드조합된 신호는 인버터(I9)를 통한 아퀼라이저회로부(60)에서 제4도의 (k)와 같은 신호를 출력한다.The WEBB signal and the WE2 signal generated by the pulse signal generator 40 as described above are applied to the NAND gate ND2 through the NOR gate NR7 and the inverter I8, and the input (g) of FIG. The IN signal is applied to the other input of the NAND gate ND2 by applying an inverted signal through the inverter I7, and then the NAND combined signal is shown in FIG. 4 in the aquilizer circuit unit 60 through the inverter I9. Output the same signal as (k).

제4도의 (b)와 같은 EQADD신호와 (k)와 같은 신호를 노아링한 노아게이트(NR8)의 출력신호는 지연부(71)를 통한 제4도의 (l)와 같은 펄스 워드라인(P.W.L)신호를 발생함과 아울러 그신호는 인버터(I13)를 통해 반전된 WEBB신호와 노아 게이트(NR10)를 통해 노아링된후 다시 인버터(I14)를 통해 반전된 신호에 따라 샘플/어드레스 및 래치제어신호발생부(72)를 통해 제어신호를 발생한다.The output signal of the NOA gate NR8, which has been subjected to the EQADD signal as shown in (b) of FIG. 4 and the signal as shown in (k), is pulse word line PWL as shown in (l) of FIG. 4 through the delay unit 71. Signal is generated, and the signal is subjected to the WEBB signal inverted through the inverter I13 and the NOA gate NR10, and then sample / address and latch control according to the signal inverted through the inverter I14. The signal generator 72 generates a control signal.

상기 펄스 워드라인(P.W.L)신호와 제4도의 (l)와 같은 pre-dec신호는 노아 게이트(NR9)를 통해 노아링된후 다시 인버터(I11), (I12)를 순차적으로 통해 제4도의 (m)와 같은 신호로서 워드라인을 구동한다.The pulse word line PWL signal and a pre-dec signal such as (l) of FIG. 4 are subjected to Noar gate through NR9, and then again through the inverters I11 and I12 in order of FIG. The word line is driven with the same signal as m).

즉, 라이트(write)시의 동작은 어드레스가 제4도의 (a)와 같은 변하지 않더라도 펄스신호발생부(40)의 라이트 인에이블(1WE)신호가 계속해서 로우가 되면 인버터체인부(42)와 노아 게이트(NR6)를 통해 제4도의 (h)와 같은 펄스신호 발생토록 하고, 또한 WEBB가 로우가 되어 데이터처리부(50)의 데이터입력(Din)에 따라 노아 게이트(NR2) (NR3)의 인에이블상태를 낸드 게이트(ND1)에서 검출하여 이를 A.T.D(51)에 전달하여 제4도의 (j)와 같은 출력펄스를 발생하도록 한다. 이를 아퀼라이저회로부(60)의 노아 게이트(NR7)가 전달받아 신호(S1), (S2)를 오아링하는데, 이는 입력(IN)신호가 로우이므로 낸드 게이트(ND2)가 동작하여 제4도의 (k)이 두 펄스를 합하여 주는 모양을 나타내는데, 상기 (k)에서와 같은 S3신호에서 S1신호의 출력이 비록 존재하더라도 라이트 인에이블(/SE)신호가 계속해서 하이가 되면 상기 인버터(I4)의 출력신호(IN)가 로우가 되어 S1의 출력이 S3의 출력으로 전달되지 못하도록 한다.That is, when the write operation is performed, the write enable signal 1WE of the pulse signal generator 40 keeps going low even though the address does not change as shown in FIG. The pulse signal as shown in (h) of FIG. 4 is generated through the NOR gate NR6, and WEBB becomes low, and the NOR gate NR2 and the NR3 of the NOR gate NR2 are in accordance with the data input Din of the data processing unit 50. The enable state is detected by the NAND gate ND1 and transferred to the ATD 51 to generate an output pulse as shown in FIG. 4 (j). The NOR gate NR7 of the aquilizer circuit unit 60 is received to ring the signals S1 and S2. Since the input IN signal is low, the NAND gate ND2 operates to operate the NAND gate ND2 of FIG. k) shows the sum of two pulses. If the write enable (/ SE) signal continues to be high even though the output of the S1 signal is present in the S3 signal as in (k), the inverter I4 The output signal IN goes low to prevent the output of S1 from being delivered to the output of S3.

상기 S3의 출력을 워드라인 구동제어부(70)에서 입력으로 하여 노아 게이트(NR8)를 통해 펄스 워드라인(P.W.L)신호로 발생하고, 이를 워드라인에 전달하게 되는데, 라이트(write)시에는 리드 동작에 사용되는 제어신호가 필요치 않으므로 WEBB신호가 로우이면 노아 게이트(NR10)가 동작을 않게 되어 펄스 워드라인신호의 영향을 받지 못한다.The output of the S3 is input from the word line driving controller 70 to generate a pulse word line PWL signal through the NOR gate NR8, and transmits the same to the word line. The write operation is performed during a write operation. Since the WEBB signal is low, the NOA gate NR10 does not operate because the control signal used in FIG. 2 is not required, and thus the pulse word line signal is not affected.

이상에서 상세히 설명한 바와 같이 본 발명은 라이트시 계속해서 로우인 라이트인에이블(1WE)신호와 데이터입력(Din)에 따라 논리조합하여 A.T.D를 통해 펄스를 발생토록 하여 펄스 어드라인신호를 만들어 워드라인의 동작시간을 줄이도록 하여 전력소모를 방지하도록 한 효과가 있다.As described in detail above, the present invention generates a pulse-adjusted signal by generating a pulse-adjusted signal by generating a pulse through the ATD by logically combining the write enable (1WE) signal and the data input (Din) which are low during writing. It is effective to prevent power consumption by reducing the operating time.

Claims (1)

외부로부터의 데이터입력(Din)신호를 인가받는 노아 게이트(NR1)의 출력단자는 지연부(51)를 통해서 노아 게이트(NR2)에 접속하는 한편 상기 지연부(51)의 출력을 및 인버터(I1)를 통해 노아 게이트(NR3)의 입측입력단자에 접속하고, 그리고 노아 게이트들(NR2, NR3)의 타측 입력단자들에는 WEBB신호가 인가되도록 하고, 상기 노아 게이트(NR2) (NR3)의 출력단자는 각각 인버터(I2), (I3)를 통해 WE신호에 의하여 구동되는 엔모스트랜지스터(MN1), (MN2)를 각각 경유하여 데이터 비트 라인(DB, /DB)에 각각 접속되도록함과 아울러 게이트(ND1)를 통해 A.T.D(52)에 접속되도록 구성되어, 외부로부터의 데이터 입력(Din)신호를 데이터 비트 라인들(DB, /DB)쪽으로 전송하고 데이터 입력(Din)신호의 전이를 검출한 펄스신호(S1)를 발생하는 데이터 처리부(50)와, 라이트인에이블(/WE)신호를 일측입력단자로 인가받는 노아 게이트(NR4)의 출력단자가 인버터(I4) 및 지연부(41)를 통해 노아 게이트(NR5)에 접속되도록 함과 아울러 상기 인버터(I4)를 통해 노아 게이트(NR6)에 접속하며, 상기 인버터(I4)의 출력을 상기 노아 게이트(NR5)의 타측 입력단자에 접속함과 아울러 인버터 체인부(42)를 통해 노아 게이트(NR6)의 타측 입력단자에 접속하고, 상기 노아 게이트(NR5)의 출력단자가 인버터(I5) (I6)의 직렬회로에 접속되도록 구성되어, 상기 라이트인에이블 신호(/WE)의 폭을 축소조정한 상기 WEBB신호 및 상기 WEBB신호와 상반된 논리를 갖는 WE2 신호를 발생하여 상기 데이터 처리부(50)의 동작을 제어하고, 완충된 라이트 인에이블 신호와 상기 라이트인에이블 신호(/WE)의 시작시점을 검출한 펄스신호(S2)를 발생하기 위한 펄스신호발생부(40)와, 상기 데이터 처리부(50)로부터의 펄스신호(S1) 및 상기 펄스신호발생부(40)로 부터의 펄스신호(S2)를 인가받은 노아 게이트(NR7)의 출력단자가 인버터(I8)를 통해 낸드 게이트(ND2)에 접속되도록 하고 상기 펄스신호발생부(40)의 인버터(I4)의 출력단자로 부터의 상기 완충된 라이트 인에이블 신호가 인버터(I7)를 통해 상기 낸드 게이트(ND2)의 타측입력단자에 접속되도록 함과 아울러 상기 낸드 게이트(ND2)의 출력단자가 인버터(I9)에 접속되도록 구성되어, 상기 펄스신호발생부(40) 및 데이터처리부(50)들로 부터의 펄스신호들(S1, S2)에 대한 라이트시 열화등을 보상하도록 하는 아퀼라이저회로부(60)와, 어드레스 전이 검출신호(EQADD) 및 상기 아퀼라이저회로부(60)로부터의 출력신호(S3)를 입력하는 노아 게이트(NR8)의 출력단자가 지연부(71)를 통해 일측입력단자로 프리-디코딩신호(pre-dec)를 입력하는 노아 게이트(NR9)의 타측입력단자에 접속되도록 하고, 펄스신호발생부(40)으로부터의 상기 WEBB신호가 인버터(I13)을 경유하여 노아 게이트(NR10)의 일측입력단자 그리고 상기 지연부의 출력단자가 상기 노아 게이트(NR10)의 타측입력단자에 각각 접속되도록 하고, 상기 노아 게이트(NR10)의 출력단자가 인버터(I14)를 통해 샘플/어드레스, 래치제어신호발생부(72)에 접속되도록 함과 아울러 상기 노아 게이트(NR9)의 출력단자가 인버터(I11), (I12)의 직렬회로에 접속되도록 구성되어 상기 어드레스 전이 검출신호, 프리디코딩신호(pre-dec) 및 상기 아퀼라이저회로부(60)의 출력신호(S3)의 논리조합하여 워드라인을 구동하고 그리고 상기 어드레스 전이 검출신호(EQADD), 아퀼라이저회로부(60)의 출력신호(S3) 및 상기 펄스신호발생부(40)로부터의 상기 WEBB신호에 의하여 감지증폭기 및 래치를 구동하기 위한 워드라인 구동제어부(70)로 구성됨을 특징으로 하는 라이트시 전력소모 방지회로.An output terminal of the NOR gate NR1 receiving the data input Din signal from the outside is connected to the NOR gate NR2 through the delay unit 51 while outputting the output of the delay unit 51 and the inverter I1. Is connected to the input terminal of the NOR gate NR3, and the WEBB signal is applied to the other input terminals of the NOA gates NR2 and NR3, and the output terminals of the NOA gate NR2 and NR3 are respectively. The inverters I2 and I3 are connected to the data bit lines DB and / DB, respectively, via the MOS transistors MN1 and MN2 driven by the WE signal, and the gate ND1. The pulse signal S1 configured to be connected to the ATD 52 through the data transfer signal from the outside to the data bit lines DB and / DB and detect the transition of the data input Din signal. ) And the write enable (/ WE) signal on one side. The output terminal of the NOA gate NR4 applied as the power terminal is connected to the NOA gate NR5 through the inverter I4 and the delay unit 41 and connected to the NOA gate NR6 through the inverter I4. The output of the inverter I4 is connected to the other input terminal of the noah gate NR5, and is connected to the other input terminal of the noah gate NR6 through the inverter chain part 42, and the noah gate ( The output terminal of NR5 is configured to be connected to the series circuit of inverters I5 and I6, and the WEBB signal having a reduced width of the write enable signal / WE and a WE2 signal having logic opposite to the WEBB signal. A pulse signal generator for controlling the operation of the data processor 50 and generating a buffered write enable signal and a pulse signal S2 at which a start point of the write enable signal / WE is detected. 40, and the data processing unit 50 The output terminal of the NOR gate NR7, which has received the pulse signal S1 from and the pulse signal S2 from the pulse signal generator 40, is connected to the NAND gate ND2 through the inverter I8. The buffered write enable signal from the output terminal of the inverter I4 of the pulse signal generator 40 is connected to the other input terminal of the NAND gate ND2 through the inverter I7. The output terminal of the NAND gate ND2 is configured to be connected to the inverter I9, so that deterioration, etc., on the pulse signals S1 and S2 from the pulse signal generator 40 and the data processor 50 are performed. The output terminal of the NOR gate NR8 for inputting an aquilizer circuit section 60 and an address transition detection signal EQADD and an output signal S3 from the aquilizer circuit section 60 to compensate for the delay is 71. Pre-decode signal (pre-dec) to one input terminal And the WEBB signal from the pulse signal generator 40 is connected to the other input terminal of the NOR gate NR9 and the output terminal of the one side input terminal of the NOR gate NR10 and the delay unit via the inverter I13. The self terminal is connected to the other input terminal of the NOR gate NR10, respectively, and the output terminal of the NOR gate NR10 is connected to the sample / address and the latch control signal generator 72 through the inverter I14. The output terminal of the NOR gate NR9 is configured to be connected to the serial circuits of the inverters I11 and I12 to output the address transition detection signal, the pre-decoding signal pre-dec, and the output signal of the aquilizer circuit unit 60. The word line is driven by a logical combination of (S3) and based on the address transition detection signal EQADD, the output signal S3 of the aquilizer circuit unit 60 and the WEBB signal from the pulse signal generator 40. Light when the power saving circuit according to claim adapted to a sense amplifier and a latch of the word line drive control unit 70 to drive.
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