KR950009070B1 - Control signal gnable circuit - Google Patents
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Abstract
Description
제1도는 종래 기술에 따른 컨트롤신호 인에이블회로를 나타내는 도면.1 shows a control signal enable circuit according to the prior art;
제2도는 본 발명에 따른 컨트롤신호 인에이블회로를 나타내는 도면.2 illustrates a control signal enable circuit according to the present invention;
제3도는 종래 기술 및 본 발명에 따른 컨트롤신호 인에이블회로의 전압파형도.3 is a voltage waveform diagram of a control signal enable circuit according to the prior art and the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩동작에 요구되는 다수의 컨트롤신호 각각을 외부입력신호로부터 독립적으로 인에이블시키는 컨트롤신호 인에이블회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a control signal enable circuit for enabling each of a plurality of control signals required for chip operation independently from an external input signal.
반도체 메모리 장치의 고집적화 및 대용량화에 따라 칩동작의 고속화가 요구되고 있음은 이 분야에 잘 알려진 사실이다. 칩이 고속동작을 수행한다함은 비트라인이나 데이타라인의 센싱동작, 또는 데이타 출력버퍼와 같은 여러회로들의 출력동작이 고속으로 이루어지는 것을 의미한다. 상기 비트라인이나 데이타라인등이 센싱동작을 수행하기 위해서는 소정의 컨트롤신호(또는 제어신호, 인에이블신호)가 필요하게 되며, 데이타출력버퍼와 같은 여러 회로들의 경우에도 동작을 인에이블시키는 컨트롤신호(또는 제어신호, 인에이블신호)가 필요하게 된다. 그러므로 메모리 소자의 고속동작의 유무는 컨트롤신호가 얼마나 빠른 시간내에 인에이블되느냐에 달려있다해도 과언이 아님은 이 분야에 통상의 지식을 가진 자는 쉽게 이해할 수 있을 것이다.It is well known in the art that high chip operation is required due to high integration and high capacity of semiconductor memory devices. The chip performing a high speed operation means that a sensing operation of a bit line or a data line, or an output operation of various circuits such as a data output buffer is performed at a high speed. In order to perform the sensing operation of the bit line or the data line, a predetermined control signal (or a control signal or an enable signal) is required, and in the case of various circuits such as a data output buffer, a control signal for enabling the operation ( Or a control signal or an enable signal). Therefore, it is no exaggeration to say that the presence or absence of high-speed operation of the memory device depends on how quickly the control signal is enabled. It will be readily understood by those skilled in the art.
제1도는 칩 외부로부터 인가되는 신호를 칩동작에 요구되는 컨트롤신호로서 인에이블시키는 종래 기술에 따른 컨트롤신호 인에이블회로의 구성을 나타내는 도면이다.FIG. 1 is a diagram showing the configuration of a control signal enable circuit according to the prior art which enables a signal applied from the outside of a chip to be used as a control signal required for chip operation.
제1도는 참조하면, 종래 기술에 따른 컨트롤신호 인에이블회로의 구성상 특징은 칩의 패드(APD)(1)로 인가되는 외부신호를 입력하는 노아게이트(2)가 하나만 존재한다는 것이다. 상기 노아게이트(2)는 패드(1)로부터의 외부신호를 일시적으로 버퍼링하여 내부신호로서 출력하는데, 상기 내부신호는 인버터(3) 및 인버터(4)를 통해 컨트롤신호(SA')로서 출력되며 인버터(3) 및 인버터(5)를 통해 컨트롤신호(SB')로서 출력된다.Referring to FIG. 1, a configuration feature of the control signal enable circuit according to the related art is that there is only one no-gate 2 for inputting an external signal applied to the pad (APD) 1 of the chip. The NOA gate 2 temporarily buffers an external signal from the pad 1 and outputs it as an internal signal, which is output as a control signal SA 'through the inverter 3 and the inverter 4. Through the inverter 3 and the inverter 5, it is output as a control signal SB '.
그리고 제1도의 R1'는 칩의 패드(1)와 노아게이트(2)의 입력단자 사이의 선로의 저항이고, C1' 및 C2'는 칩의 패드(1)와 노아게이트(2)의 입력단자 사이의 선로의 캐패시턴스이다. 그리고 R2'는 노아게이트(2)의 출력단자와 컨트롤신호(SB')를 요구하는 칩내의 구성요소사이의 선로의 저항이고, C3' 및 C4'는 노아게이트(2)의 출력단자와 컨트롤신호(SB')가 요구하는 칩내의 각 회로 사이의 선로의 캐패시턴스이다.R1 'in Fig. 1 is the resistance of the line between the pad 1 of the chip and the input terminal of the noah gate 2, and C1' and C2 'are the input terminals of the pad 1 and noah gate 2 of the chip. Is the capacitance of the line between. And R2 'is the resistance of the line between the output terminal of the NORGATE 2 and the components in the chip that requires the control signal SB', and C3 'and C4' are the output terminal and the control signal of the NOAgate 2, respectively. It is the capacitance of the line between each circuit in the chip required by (SB ').
상기와 같이 종래 기술에 따른 컨트롤신호 인에이블회로는 외부신호를 인에이블시켜 두개의 컨트롤신호(SA', SB')로서 제공한다. 그러나 통상의 컨트롤신호 인에이블회로는 제1도에 도시된 바와 같이 두개의 컨드롤신호만을 제공하는 것이 아니라 칩의 동작에 요구되는 다수개의 컨트롤신호를 제공하고 있다.As described above, the control signal enable circuit according to the related art enables an external signal to provide two control signals SA 'and SB'. However, the conventional control signal enable circuit provides not only two control signals but also a plurality of control signals required for the operation of the chip as shown in FIG.
한편, 칩이 고집적화됨에 따라 칩의 크기(Size)가 커지게 되고 칩의 동작에 요구되는 컨트롤신호의 수가 점차로 증가하고 있는 추세이다. 종래 기술에 따른 컨트롤신호 인에이블회로는 패드로부터의 외부신호를 요구되는 컨트롤신호의 수에 관계없이 하나의 버퍼회로인 노아게이트(2)만을 이용하여 버퍼링한다. 그러한 후에는 버퍼링된 외부신호를 요구되는 다수개의 컨트롤신호로서 출력한다. 그런데 종래 기술의 컨트롤신호 인에이블회로를 이용하여 다수개의 컨트롤신호를 출력하는 경우 노아게이트(2)의 출력단자의 로딩(loading)(제1도의 R2', C3', C4')이 칩의 크기가 커짐에 따라 커지게 되므로 컨트롤신호의 고속성이 저하되는 문제점이 있었다. 즉 컨트롤신호의 인에이블동작의 수행속도가 저하되는 문제점이 있었다.On the other hand, as the chip is highly integrated, the size of the chip is increasing and the number of control signals required for the operation of the chip is gradually increasing. The control signal enable circuit according to the prior art buffers the external signal from the pad using only the noah gate 2, which is one buffer circuit, regardless of the number of control signals required. After that, the buffered external signal is output as a plurality of control signals required. However, when outputting a plurality of control signals using the control signal enable circuit of the prior art, the loading (output R2 ', C3', C4 'of Fig. 1) of the NOR gate 2 is the size of the chip As it becomes larger, there is a problem that the high speed of the control signal is lowered. That is, there is a problem that the performance speed of the enable operation of the control signal is reduced.
다른 한편, 칩이 고집적화됨에 따라 외부신호를 버퍼링하는 버퍼회로와 실제 컨트롤신호를 사용하는 장소의 거리가 종래에 비해 더 멀어지고 있는 추세이다. 왜냐하면, 종래 기술에 따른 컨트롤신호 인에이블회로에서 노아게이트(2)는 칩의 패드(1)에 가까이 위치되도록 설계되어지는 것이 일반적이며, 칩의 고집적화에 따라 노아게이트(2)의 출력단자와 컨트롤신호가 실제 사용되는 장소가 더 멀어지는 추세에 있기 때문이다. 이러한 경우 버퍼회로의 출력단자와 컨트롤신호를 실제 사용하는 장소사이의 선로의 저항 및 캐패시턴스 또한 커지기 때문에 칩의 동작에 요구되는 컨트롤신호의 인에이블동작이 현격하게 저하되는 문제점이 있었다.On the other hand, as the chip is highly integrated, the distance between the buffer circuit that buffers the external signal and the place where the actual control signal is used is increasing. In the control signal enable circuit according to the related art, the noah gate 2 is generally designed to be located close to the pad 1 of the chip, and according to the high integration of the chip, the output terminal and the control of the noah gate 2 are controlled. This is because the place where the signal is actually used is farther away. In this case, since the resistance and capacitance of the line between the output terminal of the buffer circuit and the place where the control signal is actually used also increase, there is a problem that the enable operation of the control signal required for the operation of the chip is significantly reduced.
따라서, 본 발명의 목적은 칩내의 동작을 위해 사용되는 컨트롤신호의 인에이블동작을 고속화하는 컨트롤신호 인에이블회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a control signal enable circuit which speeds up the enable operation of a control signal used for operation in a chip.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 컨트롤신호 인에이블회로는, 칩의 동작을 위해 요구되는 다수의 컨트롤신호 각각을 칩의 패드로부터 인가되는 외부신호로부터 독립적으로 인에이블시키기 위해 상기 컨트롤신호 각각에 대응하는 다수의 버퍼를 적어도 포함하여 구성된다. 즉 다수의 버퍼들 각각의 입력단자는 칩의 패드에 공통으로 연결되어 외부신호를 다수의 컨트롤신호로서 독립적으로 인에이블시키는 것을 특징으로 한다. 그리고 본 발명의 바람직한 실시예에 따른 버퍼는 노아게이트로서 구현된다.The control signal enable circuit according to the present invention for achieving the above object, the control signal to enable each of a plurality of control signals required for the operation of the chip independently from an external signal applied from the pad of the chip. It comprises at least a plurality of buffers corresponding to each. That is, the input terminals of each of the plurality of buffers are commonly connected to the pads of the chip to independently enable external signals as a plurality of control signals. And the buffer according to the preferred embodiment of the present invention is implemented as a nogate.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 의한 컨트롤신호 인에이블회로의 실시예를 제2도에 도시하였다. 그리고 본 발명의 이해를 돕기 위하여 종래 회로와 대비한 본 발명에 따른 컨트롤신호 인에이블회로의 전압파형을 제3도에 도시하였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. An embodiment of a control signal enable circuit according to the present invention is shown in FIG. In addition, FIG. 3 shows a voltage waveform of the control signal enable circuit according to the present invention as compared with the conventional circuit in order to facilitate understanding of the present invention.
우선 본 발명에 따른 컨트롤신호 인에이블회로의 실시예인 제2도의 구성상 특징을 설명한다.First, the configuration features of FIG. 2, which is an embodiment of the control signal enable circuit according to the present invention, will be described.
제2도를 참조하면 노아게이트(11)의 일입력단자와 노아게이트(21)의 일입력단자는 칩의 패드(10)에 공통으로 연결되는데, 상기 노아게이트(11)는 패드(10)로부터 인가되는 외부신호를 내부신호로서 버퍼링한 후 상기 내부신호를 인버터(12) 및 인버터(13)를 통해 컨트롤신호(SA)로서 출력하며, 상기 노아게이트(21)는 패드(10)로부터 인가되는 외부신호를 내부신호로서 버퍼링한 후 상기 내부신호를 인버터(22) 및 인버터(23)를 통해 컨트롤신호(SB)로서 출력한다. 즉, 칩의 패드(10)에 일입력단자가 연결된 제1노아게이트(11)에 의해 컨트롤신호(SA)가 인에이블되고, 상기 칩의 패드(10)에 일입력단자가 연결된 제2노아게이트(21)에 의해 컨트롤신호(SB)가 인에이블된다. 상기 제2도에 도시하지는 않았지만 칩의 패드(10)에는 다른 노아게이트들의 입력단자들이 연결되어 또 다른 컨트롤신호들을 각각 인에이블시킬 수 있다. 이때 종래 기술에 따른 버퍼회로들이 칩의 패드(10)에 가까이 위치되는 것과는 달리 본 발명에 따른 버퍼인 제1노아게이트(11) 및 제2노아게이트(21)는 컨트롤신호가 실제적으로 사용되는 장소에 가까이 위치된다.Referring to FIG. 2, the one input terminal of the noah gate 11 and the one input terminal of the noah gate 21 are commonly connected to the pad 10 of the chip, and the noa gate 11 is connected to the pad 10 from the pad 10. After buffering an external signal applied as an internal signal, the internal signal is output as a control signal SA through the inverter 12 and the inverter 13, and the noar gate 21 is applied to the external device from the pad 10. After buffering the signal as an internal signal, the internal signal is output as the control signal SB through the inverter 22 and the inverter 23. That is, the control signal SA is enabled by the first NOA gate 11 having one input terminal connected to the pad 10 of the chip, and the second NOA gate having one input terminal connected to the pad 10 of the chip. The control signal SB is enabled by 21. Although not shown in FIG. 2, input terminals of other NOR gates may be connected to the pad 10 of the chip to enable other control signals, respectively. At this time, unlike the buffer circuits according to the prior art are located close to the pad 10 of the chip, the first and second gates 11 and 21, which are buffers according to the present invention, are places where control signals are actually used. Is located close to.
미설명부호 R1은 칩의 패드(10)와 제1노아게이트(11)의 일입력단자 사이의 선로의 저항이고, C1 및 C2는 상기 칩의 패드(10)의 제1노아게이트(11)의 일입력단자 사이의 선로의 캐패시턴스이다. 그리고 R2는 제1노아게이트(11)의 일입력단자와 제2노아게이트(21)의 일입력단자 사이의 선로의 저항이고, C3 및 C4는 제1노아게이트(11)의 일입력단자와 제2노아게이트(21)의 일입력단자 사이의 선로의 캐패시턴스이다.Reference numeral R1 denotes a resistance of the line between the pad 10 of the chip and the one input terminal of the first nodal gate 11, and C1 and C2 denote the resistance of the first nogate 11 of the pad 10 of the chip. Capacitance of the line between one input terminal. R2 is a resistance of the line between the one input terminal of the first NOR gate 11 and the one input terminal of the second NOR gate 21, and C3 and C4 represent the one input terminal and the first input terminal of the first NOR gate 11. This is the capacitance of the line between the one input terminal of the two noar gates 21.
다음에 상기 제2도의 구성에 의거한 본 발명에 따른 컨트롤신호 인에이블회로의 동작특성을 설명한다.Next, an operation characteristic of the control signal enable circuit according to the present invention based on the configuration of FIG. 2 will be described.
이미 언급한 바와 같이 본 발명에 따른 버퍼회로인 제1노아게이트(11) 및 제2노아게이트(21)는 자신의 출력신호인 컨트롤신호가 실제 쓰이는 곳 가까이에 배치되는 것을 특징으로 한다. 그러면 제1도에 도시된 종래 기술에 따른 컨트롤신호 인에이블회로에 의해 지지되는 컨트롤신호의 인에이블속도 보다 본 발명에 따른 컨트롤신호(SA, SB)의 인에이블속도는 빨라지게 된다. 왜냐하면, 패드(10) 자체 및 버퍼들의 내부에 구성된 입력보호 회로의 캐패시턴스가 비교적 크고, 외부신호가 패드(10)를 통해 인가되는 외부신호가 티티엘(TTL)레벨이므로 로딩효과에 의한 동작속도의 지연은 종래 기술과 같이 내부회로에서 내부회로로 연결되는 방식보다 더 작기 때문이다. 또한 컨트롤신호(SA)의 인에이블동작은 패드(10)에 인가되는 외부신호로부터 직접 인에이블되고 인버터(12)와 인버터(13)사이의 선로의 저항이나 기생캐패시턴스의 영향으로부터 이격되고, 컨트롤신호(SB)의 인에이블 동작은 패드(10)에 인가되는 외부신호로부터 직접 인에이블되고 인버터(22)와 인버터(23)사이의 선로의 저항이나 기생캐패시턴스의 영향으로부터 이격되기 때문에 본 발명에 따른 컨트롤신호 인에이블회로의 인에이블동작은 종래 기술에 따른 컨트롤신호 인에이블의 인에이블동작보다 빠르게 수행된다.As already mentioned, the first and second noar gates 11 and 21, which are buffer circuits according to the present invention, are arranged near the actual use of control signals, which are their output signals. Then, the enable speeds of the control signals SA and SB according to the present invention are faster than the enable speeds of the control signals supported by the control signal enable circuit according to the prior art shown in FIG. This is because the capacitance of the input protection circuit configured in the pad 10 itself and the buffers is relatively large, and the external signal to which the external signal is applied through the pad 10 is a TTL level, which delays the operation speed due to the loading effect. This is because it is smaller than the method of connecting from the internal circuit to the internal circuit as in the prior art. In addition, the enable operation of the control signal SA is directly enabled from an external signal applied to the pad 10 and spaced apart from the influence of the resistance of the line between the inverter 12 and the inverter 13 or parasitic capacitance, and the control signal. The enable operation of (SB) is directly enabled from an external signal applied to the pad 10 and is spaced from the influence of the resistance or parasitic capacitance of the line between the inverter 22 and the inverter 23, according to the control according to the present invention. The enable operation of the signal enable circuit is performed faster than the enable operation of the control signal enable according to the prior art.
또한 종래 기술에 따른 컨트롤신호 인에이블회로의 경우에는 출력신호 라인의 로딩(즉, 제1도에서 R2', C3', C4') 때문에 컨트롤신호(SA')와 컨트롤신호(SB')사이의 속도지연이 항상 존재하지만, 본 발명에 따른 컨트롤신호 인에이블회로의 경우에는 컨트롤신호(SA)를 출력하는 버퍼(즉, 노아게이트(11)의 크기)를 적절히 조정함으로써 컨트롤신호(SA)와 컨트롤신호(SB)의 출력시점을 용이하게 일치시킬 수 있다.In addition, in the case of the control signal enable circuit according to the related art, the output signal line between the control signal SA 'and the control signal SB' due to the loading of the output signal line (that is, R2 ', C3', C4 'in FIG. Although there is always a speed delay, in the case of the control signal enable circuit according to the present invention, the control signal SA and the control by appropriately adjusting the buffer for outputting the control signal SA (that is, the size of the noar gate 11) are controlled. The output time point of the signal SB can be easily matched.
본 발명에 따른 컨트롤신호 인에이블회로의 인에이블동작이 종래 기술에 따른 컨트롤신호 인에이블회로의 인에이블동작보다 빠르게 수행됨은 제3도의 전압파형도로부터 명확하게 입증될 것이다. 상기 제3도는 종래 기술과 본 발명에 따른 컨트롤신호 인에이블회로의 인에이블동작을 시뮬레이션을 통해 관측한 것으로, 본 발명에 따른 컨트롤신호 인에이블회로에서 출력되는 컨트롤신호(SA, SB)가 종래 기술에 따른 컨트롤신호 인에이블회로에서 출력되는 컨트롤신호(SA', SB')보다 빠르게 출력됨을 알 수 있다. 즉, 칩의 패드를 통해 외부신호가 인가되는 시점으로부터 본 발명에 의한 컨트롤신호 인에이블회로의 컨트롤신호 출력동작은 종래의 회로보다 빨라지게 된다.It will be clearly demonstrated from the voltage waveform of FIG. 3 that the enable operation of the control signal enable circuit according to the present invention is performed faster than the enable operation of the control signal enable circuit according to the prior art. 3 is a simulation of the enable operation of the control signal enable circuit according to the prior art and the present invention, the control signal (SA, SB) output from the control signal enable circuit according to the present invention is a prior art It can be seen that the output is faster than the control signals SA ', SB' output from the control signal enable circuit. That is, the control signal output operation of the control signal enable circuit according to the present invention is faster than the conventional circuit from the time point when the external signal is applied through the pad of the chip.
요약하면, 본 발명에 따른 컨트롤신호 인에이블회로는 신호라인의 저항이나 캐패시턴스성분에 의한 RC지연에 의해 신호출력속도가 지연되는 것을 개선한다. 또한 각 컨트롤신호들의 출력시점을 일치시킬 수 있다.In summary, the control signal enable circuit according to the present invention improves the delay of the signal output speed due to RC delay due to the resistance of the signal line or the capacitance component. In addition, the output time of each control signal can be matched.
상기 제2도에 도시된 본 발명에 따른 컨트롤신호 인에이블회로는 본 발명의 사상을 실현한 최적의 실시예로서, 본 발명의 구성상 특징은 다수개의 컨트롤신호를 각각 출력하는 버퍼회로들을 구비하고 있으며, 이러한 버퍼회로들의 일입력단자들이 칩의 패드에 공통으로 연결되었다는 것이다. 상기 제2도에서 인버터의 갯수나 노아게이트등은 본 발명의 기술적 범주내에서 적절하게 실시될 수 있음을 유의하여야 한다.The control signal enable circuit according to the present invention shown in FIG. 2 is an optimal embodiment for realizing the idea of the present invention. The configuration feature of the present invention includes a buffer circuit for outputting a plurality of control signals, respectively. One input terminal of these buffer circuits is commonly connected to the pad of the chip. In FIG. 2, it should be noted that the number of inverters or the no-gates can be appropriately implemented within the technical scope of the present invention.
상술한 바와 같이, 본 발명은 칩내에 사용되는 컨트롤신호의 인에이블동작을 고속화하여 고집적 반도체 메모리 장치의 고속동작을 향상시킬 수 있는 잇점이 있다. 예를 들어 스테틱 램(static RAM)의 경우에는 교류(AC) 특성중의 하나인 TCS나 TWR 특성을 개선하는 효과가 있다.As described above, the present invention has the advantage that the enable operation of the control signal used in the chip can be speeded up to improve the high speed operation of the highly integrated semiconductor memory device. For example, in the case of static RAM, there is an effect of improving the TCS or TWR characteristic, which is one of AC characteristics.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920018435A KR950009070B1 (en) | 1992-10-08 | 1992-10-08 | Control signal gnable circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920018435A KR950009070B1 (en) | 1992-10-08 | 1992-10-08 | Control signal gnable circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940010084A KR940010084A (en) | 1994-05-24 |
| KR950009070B1 true KR950009070B1 (en) | 1995-08-14 |
Family
ID=19340794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920018435A KR950009070B1 (en) | 1992-10-08 | 1992-10-08 | Control signal gnable circuit |
Country Status (1)
| Country | Link |
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| KR (1) | KR950009070B1 (en) |
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1992
- 1992-10-08 KR KR1019920018435A patent/KR950009070B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR940010084A (en) | 1994-05-24 |
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