KR950003352B1

KR950003352B1 - Cmos output buffer

Info

Publication number: KR950003352B1
Application number: KR1019880008063A
Authority: KR
Inventors: 김학근
Original assignee: 금성일렉트론 주식회사; 이만용
Priority date: 1988-06-30
Filing date: 1988-06-30
Publication date: 1995-04-10
Also published as: KR900001112A

Abstract

The buffer reduces transient current, and stabilzes an action chip inner circuit. It includes the gates of P transistors(57),(59) which connect to the output of an inverter(51), the gates of N transisistors(58), (60) which connects to the output of an inverter(52), an output terminal(OUT) which connects to the sources of P transistors(57),(59) and drains of N transistors(58),(60), the gate of a P trasistor(58) which connects to the drain of an N transistor(62). The channel width of a P transistor(53) is larger than the width of an N transistor(54), and the channel width of the P transistor(53) is smaller than the width of an N transistor(55).

Description

CMOS output buffer

제1도 내지 제3도는 종래의 씨모스(CMOS)출력버퍼회로도.1 to 3 are conventional CMOS output buffer circuit diagrams.

제4도는 집적소자 패키지를 이용한 인쇄회로기판에서의 각 부분 인덕턴스 성분형성(Modeling)예시도.4 is an example of modeling each partial inductance component in a printed circuit board using an integrated device package.

제5도는 본 발명의 씨모스 출력버퍼 회로도.5 is a CMOS output buffer circuit diagram of the present invention.

제6도는 제1도 및 제2도를 시뮬레이션한 출력파형도.6 is an output waveform diagram simulating FIGS. 1 and 2.

제7도는 제3도를 시뮬레이션한 출력파형도.7 is an output waveform diagram simulating FIG.

제8도는 제5도를 시뮬레이션한 출력파형도.8 is an output waveform diagram that simulates FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

51, 52 : 인버터 53, 55, 57, 59, 61 : P형 트랜지스터51, 52: inverter 53, 55, 57, 59, 61: P-type transistor

54, 56, 58, 60, 62 : N형 트랜지스터54, 56, 58, 60, 62: N-type transistor

63, 64, 65, 67, 68, 70 : 저항63, 64, 65, 67, 68, 70: resistance

66, 69 : 캐패시터66, 69: capacitor

본 발명은 고전류 구동이 요구되고, 고속동작이 요구되는 씨모스(CMOS)의 출력버퍼에 관한 것으로, 특히 순간적으로 발생되는 과도전류와, 외부인덕턴스 성분에 의해 생성되는 전압성분에 의하여 접지전위가 변함으로써 출력신호에 찌그러짐이 발생하거나 내부회로의 동작이 불안해지는 것을 방지할 수 있게한 씨모스 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer of a CMOS which requires high current driving and high speed operation. In particular, the ground potential is changed by a transient current generated momentarily and a voltage component generated by an external inductance component. The present invention relates to a CMOS output buffer that can prevent distortion of an output signal and unstable operation of an internal circuit.

종래의 출력버퍼는 제1도에 도시된 바와같이, P형 전계효과트랜지스터(이하, 트랜지스터라 약칭함)(2) 및 N형 트랜지스터(3)로 구성된 인버터(1)의 출력측을 P형 트랜지스터(5) 및 N형 트랜지스터(6)로 구성된 인버터(4)의 입력측에 접속하여, 인버터(1)의 출력신호에 의해 출력버퍼용 인버터(4)의 구동을 제어하게 되어 있다.In the conventional output buffer, as shown in FIG. 1, the output side of the inverter 1 composed of the P-type field effect transistor (hereinafter, abbreviated as transistor) 2 and the N-type transistor 3 is connected to the P-type transistor ( It is connected to the input side of the inverter 4 which consists of 5) and the N type transistor 6, and the drive of the output buffer inverter 4 is controlled by the output signal of the inverter 1. As shown in FIG.

또한, 제2도에 도시된 바와같이, P형 트랜지스터(13) 및 N형 트랜지스터(14)로 구성된 인버터(11)의 출력측은 P형 트랜지스터(17)의 게이트에 접속하고, P형 트랜지스터(15) 및 N형 트랜지스터(16)로 구성된 인버터(12)의 출력측은 N형 트랜지스터(18)의 게이트에 접속하여, 인버터(11), (12)의 출력신호에 의해 출력버퍼용인 P형 트랜지스터(17) 및 N형 트랜지스터(18)의 구동을 별도로 제어하게 되어 있었다.As shown in FIG. 2, the output side of the inverter 11 composed of the P-type transistor 13 and the N-type transistor 14 is connected to the gate of the P-type transistor 17, and the P-type transistor 15 ) And the output side of the inverter 12 composed of the N-type transistor 16 are connected to the gates of the N-type transistor 18, and the P-type transistor 17 for the output buffer is output by the output signals of the inverters 11 and 12. ) And the N-type transistor 18 are controlled separately.

또한, 최근에는 상기 제2도의 구성을 개선한 기술이 알려져 있다. 즉, 제3도는 최근에 알려진 출력버퍼로서 이에 도시한 바와같이, 출력버퍼의 풀업(pull up)회로부(23)를 구성하기 위하여 P형 트랜지스터(17) 및 N형 트랜지스터(19)가 전원단자(VDD)와 출력단자(OUT) 사이에 병렬로 접속되고, 또 풀다운회로부(24)의 구성을 위해 N형 트랜지스터(18), (20)가 출력단자(OUT) 및 접지(VSS) 사이에 병렬접속됨과 동시에 상기 N형 트랜지스터(20)의 게이트는 인버터(12)의 출력측에 직접접속되고, N형 트랜지스터(18)의 게이트는 저항(22)을 통해 상기 인버터(12)의 출력측에 접속되며, 또 상기 N형 트랜지스터(18)의 게이트 및 접지(VSS) 사이에 N형 트랜지스터(21)가 접속되어 구성된 것으로, 이 회로의 동작과정을 설명한다.Moreover, the technique which improved the structure of the said FIG. 2 is known in recent years. That is, as shown in FIG. 3, the P-type transistor 17 and the N-type transistor 19 are connected to a power supply terminal to form a pull-up circuit section 23 of the output buffer. VDD) and the output terminal OUT are connected in parallel, and the N-type transistors 18 and 20 are connected in parallel between the output terminal OUT and ground VSS for the configuration of the pull-down circuit section 24. At the same time, the gate of the N-type transistor 20 is directly connected to the output side of the inverter 12, the gate of the N-type transistor 18 is connected to the output side of the inverter 12 through a resistor 22, and The N-type transistor 21 is connected between the gate and the ground VSS of the N-type transistor 18, and the operation process of this circuit will be described.

우선, 입력단자(IN)에 저전위신호가 인가되다가 고전위신호가 인가되면, N형 트랜지스터(19)가 턴온되어 출력단자(OUT)의 전위는 상승(Charge up)하기 시작하는데, 이때 N형 트랜지스터(19)의 드레스홀드전압만큼 전압강하된 레벨로 된다. 이후 인버터(11)의 P형 트랜지스터(13)가 턴오프되고 N형 트랜지스터(14)가 턴온되어 그의 출력측에 저전위신호가 출력되어 P형 트랜지스터(17)를 턴온시키므로 출력단자(OUT)의 전위는 전원단자(VDD)의 레벨로 되어 원하는 구동능력을 만족시켜 주게 된다. 이와같이 하는 것은 순간적으로 발생되는 과도전류의 흐름을 분산시켜 그 크기를 줄이기 위해서이다. 한편, 상기 입력단자(IN)에 입력된 고전위신호에 의해 N형 트랜지스터(21)가 턴온되어 그의 드레인을 저전위상태로 만듬으로써 N형 트랜지스터(18)가 턴오프되어 출력단자(OUT)의 전위를 상승시켜 주게되며, 또 이때 인버터(12)의 N형 트랜지스터(16)가 턴온되어 그 인버터(12)의 출력측에 저전위 신호가 출력됨으로써 N형 트랜지스터(20)를 턴오프시키게 된다.First, when a low potential signal is applied to the input terminal IN and a high potential signal is applied, the N-type transistor 19 is turned on so that the potential of the output terminal OUT starts to rise. The voltage drops to the level held by the dress hold voltage of the transistor 19. After that, the P-type transistor 13 of the inverter 11 is turned off, the N-type transistor 14 is turned on, and a low potential signal is output to the output side thereof, thereby turning on the P-type transistor 17. Therefore, the potential of the output terminal OUT is turned on. Is at the level of the power supply terminal VDD to satisfy the desired driving capability. This is done to reduce the size of the transient currents by distributing them. On the other hand, the N-type transistor 21 is turned on by the high potential signal inputted to the input terminal IN, and the drain thereof is turned to the low potential state, thereby turning off the N-type transistor 18 so that the output terminal OUT is turned off. The potential is raised, and at this time, the N-type transistor 16 of the inverter 12 is turned on and a low potential signal is output to the output side of the inverter 12 to turn off the N-type transistor 20.

이와같은 상태에서 입력단자(IN)에 저전위신호가 인가되면, N형 트랜지스터(14), (16), (19), (21)가 턴오프되고, P형 트랜지스터(13), (15)가 턴온되어 인버터(11), (12)의 출력측에 고전위신호가 출력되고, 이 고전위신호에 의해 P형 트랜지스터(17)는 턴오프되고, N형 트랜지스터(18), (20)는 턴온되어 출력단자(OUT)의 전위를 저전위로 만들게 된다.When a low potential signal is applied to the input terminal IN in this state, the N-type transistors 14, 16, 19, and 21 are turned off, and the P-type transistors 13, 15 are turned off. Is turned on, and a high potential signal is output to the output side of the inverters 11 and 12. The high potential signal turns the P-type transistor 17 off, and the N-type transistors 18 and 20 turn on. Thus, the potential of the output terminal OUT is made low.

이때 인버터(12)의 출력측 신호는 저항(22)을 통하여 시간지연을 가지고 N형 트랜지스터(18)의 게이트에 인가되므로 그 N형 트랜지스터(18)의 턴온시간과 P형 트랜지스터(17)의 턴오프시간에 시간적 여유를 제공하게 된다.At this time, the output side signal of the inverter 12 is applied to the gate of the N-type transistor 18 with a time delay through the resistor 22, so that the turn-on time of the N-type transistor 18 and the turn-off of the P-type transistor 17 It will provide time for time.

한편, 제4도는 집적소자패키지(40)를 이용하여 인쇄회로기판(PCB)을 디자인하였을 경우에 생성되는 각부분의 인덕턴스 성분형성(Modeling)예시도로서, 칩(30) 내부의 각 회로가 동작되는 경우, 특히 출력버퍼 회로가 동작하는 순간에 대단히 큰 과도전류가 인쇄회로기판의 전원공급단자(V⁺)로부터 출력단자(OUT)로 흐르게 되거나, 또는 그 출력단자(OUT)로부터 인쇄회로기판의 접지로 흐르게 되고, 이때 이 전류통로를 따라 생성되어 있는 인덕턴스 성분과 전류의 변화분에 의해 전압(V=

)이 여기된다. 이와같이 여기된 전압은 출력신호에 실리거나 전원선(VCC, GND)에 실려 바운싱(Bouncing) 혹은 링잉(Ringing)을 하게되며, 이에따라 스위칭을 하지않는 출력들이 안정된 고전위나 저전위상태를 유지하지 못하고 같은 크기로 바운싱 흑은 링잉을 하게 된다. 따라서, 이때 바운싱레벨이 외부회로의 최대 저전위입력레벨을 넘어서거나 최소 고전위입력레벨을 넘어설 경우 그 외부회로가 동작되어 시스템이 오동작된다.FIG. 4 is a diagram illustrating modeling of inductance components of each part generated when a printed circuit board (PCB) is designed by using the integrated device package 40. FIG. In this case, a particularly large transient current flows from the power supply terminal (V ⁺ ) of the printed circuit board to the output terminal (OUT) or from the output terminal (OUT) of the printed circuit board. To the ground, and the voltage (V =

) Is here. The excited voltage is carried on the output signal or bouncing or ringing on the power lines (VCC, GND), so that the non-switched outputs do not maintain stable high potential or low potential. Bouncing by size Black will ring. Therefore, when the bouncing level exceeds the maximum low potential input level of the external circuit or exceeds the minimum high potential input level, the external circuit is operated and the system malfunctions.

또한 칩(30)의 내부회로 논리 드레스홀드레벨이 변함에 따라 불안정한 동작상태를 나타내게 된다. 또한, 이러한 문제점들은 고속으로 동작되고 커다란 전류가 요구되는 칩에서는 심각한 문제로 대두되고 있다.In addition, as the internal circuit logic dress hold level of the chip 30 is changed, an unstable operation state is indicated. These problems are also a serious problem for chips that operate at high speeds and require large currents.

따라서, 상기 설명한 제1도 및 제2도의 출력버퍼는 고속동작을 요하지 않는 칩에 사용되고, 제3도의 출력버퍼는 고속동작을 요하는 칩에 사용되고 있는 실정이다.Therefore, the output buffers of FIGS. 1 and 2 described above are used for chips that do not require high speed operation, and the output buffers of FIG. 3 are used for chips that require high speed operation.

그런데, 상기 제1도 및 제2도의 출력버퍼를 시뮬레이션한 결과는 제6도의 파형도와 같이 나타나고, 제3도의 출력버퍼를 시뮬레이션한 결과는 제7도의 파형도에서와 같이 나타난다. 이 제6도 및 제7도에서 L₁및 L₂는 스위칭되지 않았을때의 출력 및 스위칭되었을때의 출력을 각각 나타낸다. 이 제6도 및 제7도의 파형도에서 알 수 있는 바와같이 스위칭되지 않았을때의 출력(L₁)이 영향을 받아 바운싱을 하는 최대전압의 크기가 별로 줄어들지않고 약 2.2V정도를 유지하게 되므로 시스템의 오동작으로 작용할 수 있게 한다.The simulation results of the output buffers of FIGS. 1 and 2 are shown in the waveform diagram of FIG. 6, and the simulation results of the output buffer of FIG. 3 are shown in the waveform diagram of FIG. 7. In Figs. 6 and 7, L ₁ and L ₂ represent an output when not switched and an output when switched, respectively. As can be seen from the waveform diagrams of Figs. 6 and 7, the output L ₁ when not switched is affected so that the maximum voltage of the bouncing does not decrease much and maintains about 2.2V. It can act as a malfunction.

결국, 종래의 출력버퍼에 있어서는 전체적인 전류의 량은 줄었으나 순간 최대전류의 크기는 개선되지 않았다.As a result, in the conventional output buffer, the total amount of current is reduced, but the magnitude of the instantaneous maximum current is not improved.

본 발명은 이러한 종래의 결점을 해결하기 위하여, 출력측의 P형 트랜지스터 및 N형 트랜지스터를 지연 시간차를 두고 턴온 또는 턴오프시켜 전체적인 전류량도 줄일 수 있음과 아울러 순간적인 과도전류량도 줄일 수 있게 창안한 것으로, 이를 첨부된 본 발명의 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve the above-mentioned drawbacks, the present invention is designed to reduce the overall current amount as well as to reduce the instantaneous transient current by turning on or off the P-type transistor and the N-type transistor on the output side with a delay time difference. When described in detail with reference to the accompanying drawings of the present invention.

제5도는 본 발명의 씨모스 출력버퍼 회로도로서 이에 도시한 바와같이, P형 트랜지스터(53) 및 N형 트랜지스터(54)로 구성된 인버터(51)의 출력측이 P형 트랜지스터(57), (59)의 게이트에 접속되고, P형 트랜지스터(55) 및 N형 트랜지스터(56)로 구성된 인버터(52)의 출력측이 N형 트랜지스터(58), (60)의 게이트에 접속되어, 상기 P형 트랜지스터(57), (59)의 소오스 및 상기 N형 트랜지스터(58), (60)의 드레인이 출력단자(OUT)에 공통접속되며, 상기 N형 트랜지스터(58)의 게이트 및 접지(VSS) 사이에 N형 트랜지스터(62)가 접속되어 구성된 시모스 출력버퍼에 있어서, 상기 인버터(51)의 출력측 및 P형 트랜지스터(57)의 게이트사이에 저항(65), (67)을 직렬접속함과 아울러 그 저항(65), (67)의 접속점을 캐패시터(66)를 통해 접지(VSS)에 접속하며, 상기 저항(R₇) 및 P형 트랜지스터(57)의 게이트 접속점 및 전원단자(VDD) 사이에 P형 트랜지스터(61)를 접속하여 그 P형 트랜지스터(61)의 게이트를 입력단자(IN)에 접속하며, 상기 P형 트랜지스터(59)의 드레인 및 전원단자(VDD) 사이에 저항(63)을 접속하여 풀업회로부(71)를 구성하고, 상기 인버터(52)의 출력측 및 N형 트랜지스터(60)의 게이트 접속점과 상기 N형 트랜지스터(58)의 게이트 및 N형 트랜지스터(62)의 드레인 접속점 사이에 저항(68), (70)을 직렬접속함과 아울러 그 저항(68), (70)의 접속점을 캐패시터(69)를 통해 접지(VSS)에 접속하며, 상기 N형 트랜지스터(60)의 소오스를 저항(64)을 통해 접지(VSS)에 접속하여 풀다운회로부(72)를 구성한 것으로, 이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.5 is a CMOS output buffer circuit diagram of the present invention. As shown therein, the output side of the inverter 51 constituted by the P-type transistor 53 and the N-type transistor 54 is the P-type transistors 57 and 59. The output side of the inverter 52 composed of the P-type transistor 55 and the N-type transistor 56 is connected to the gates of the N-type transistors 58 and 60, and is connected to the gate of the P-type transistor 57 ), (59) and the drain of the N-type transistors 58, 60 are commonly connected to the output terminal (OUT), between the gate and ground (VSS) of the N-type transistor 58 In the CMOS output buffer in which the transistor 62 is connected, the resistors 65 and 67 are connected in series between the output side of the inverter 51 and the gate of the P-type transistor 57 and the resistance 65 thereof. ), and connected to the connection point (67) to ground (VSS) through a capacitor (66), the resistor (R ₇₎ and P-type transistor 57 of the The P-type transistor 61 is connected between the gate connection point and the power supply terminal VDD, and the gate of the P-type transistor 61 is connected to the input terminal IN, and the drain and power supply terminals of the P-type transistor 59 are connected. A resistor 63 is connected between VDD to form a pull-up circuit portion 71, the output side of the inverter 52 and the gate connection point of the N-type transistor 60, the gate and N of the N-type transistor 58. The resistors 68 and 70 are connected in series between the drain connection points of the type transistor 62, and the connection points of the resistors 68 and 70 are connected to the ground VSS through the capacitor 69. The pull-down circuit unit 72 is configured by connecting the source of the N-type transistor 60 to the ground VSS through a resistor 64. The operational effects of the present invention configured as described above will be described in detail as follows.

전원단자(VDD)에 전원이 인가된 상태에서 입력단자(IN)에 저전위신호가 입력된 상태이며, 인버터(51)의 P형 트랜지스터(53)는 턴온되고 N형 트랜지스터(54)는 턴오프되므로 그 인버터(51)의 출력측에 고전위신호가 출력된다.The low potential signal is input to the input terminal IN while the power is applied to the power supply terminal VDD. The P-type transistor 53 of the inverter 51 is turned on and the N-type transistor 54 is turned off. Therefore, the high potential signal is output to the output side of the inverter 51.

마찬가지로 인버터(52)의 P형 트랜지스터(55)는 턴온되고 N형 트랜지스터(56)는 턴오프되어 그 인버터(52)의 출력측에도 고전위신호가 출력되어진다. 또한, 이때 입력단자(IN)의 저전위신호에 의해 P형 트랜지스터(61)가 턴온되어 P형 트랜지스터(57)의 게이트에 고전위신호가 인가되어지고, 또 그 입력단자(IN)의 저전위신호에 의해 N형 트랜지스터(62)는 턴오프된다. 또한, 이때 인버터(51)의 출력측에 출력된 고전위신호에 의해 P형 트랜지스터(59)는 턴오프되고, 인버터(52)의 출력측에 출력된 고전위신호에 의해 N형 트랜지스터(60)는 턴온되며, 또 P형 트랜지스터(57)는 턴오프되고 N형 트랜지스터(58)는 턴온된다.Similarly, the P-type transistor 55 of the inverter 52 is turned on, the N-type transistor 56 is turned off, and a high potential signal is also output to the output side of the inverter 52. At this time, the P-type transistor 61 is turned on by the low potential signal of the input terminal IN, and the high potential signal is applied to the gate of the P-type transistor 57, and the low potential of the input terminal IN is also applied. The N-type transistor 62 is turned off by the signal. At this time, the P-type transistor 59 is turned off by the high potential signal output to the output side of the inverter 51, and the N-type transistor 60 is turned on by the high potential signal output to the output side of the inverter 52. In addition, the P-type transistor 57 is turned off and the N-type transistor 58 is turned on.

이에따라, 출력단자(OUT)는 저전위상태를 유지하게 된다.Accordingly, the output terminal OUT maintains a low potential state.

이와같은 상태에서 입력단자(IN)에 고전위신호가 인가되면, 인버터(51)의 P형 트랜지스터(53)는 턴오프되고, N형 트랜지스터(54)는 턴온되면서 그 인버터(51)의 출력측에 저전위신호가 출력되어지고, 마찬가지로 인버터(52)의 출력측에도 저전위신호가 출력되어지며, 또 P형 트랜지스터(61)도 턴오프되어 그 P형 트랜지스터(61)를 통하는 전류흐름이 없게되고, 상기 입력단자(IN)의 고전위에 의해 N형 트랜지스터(62)가 턴온되어 N형 트랜지스터(58)의 게이트에 저전위가 인가된다. 따라서, 이때 N형 트랜지스터(58)는 즉시 턴오프되어 전류의 흐름을 차단하게 된다. 또한, 이때 인버터(51)의 출력측에 출력된 저전위에 의해 P형 트랜지스터(59)는 턴온되고, 인버터(51)의 출력측에 출력된 저전위에 의해 N형 트랜지스터(60)는 턴오프되므로 전원단자(VDD)의 전원이 저항(63) 및 P형 트랜지스터(59)를 통해 출력단자(OUT)로 출력된다. 결국, 이때 출력단자(OUT)의 전위는 전원단자(VDD)의 전원이 저항(63)을 통해 강하된 전압만큼 감소된 전압으로 된다.When the high potential signal is applied to the input terminal IN in such a state, the P-type transistor 53 of the inverter 51 is turned off, and the N-type transistor 54 is turned on while being connected to the output side of the inverter 51. The low potential signal is output, the low potential signal is also output to the output side of the inverter 52, and the P-type transistor 61 is also turned off so that there is no current flow through the P-type transistor 61, Due to the high potential of the input terminal IN, the N-type transistor 62 is turned on and a low potential is applied to the gate of the N-type transistor 58. Therefore, at this time, the N-type transistor 58 is immediately turned off to block the flow of current. At this time, the P-type transistor 59 is turned on by the low potential output on the output side of the inverter 51, and the N-type transistor 60 is turned off by the low potential output on the output side of the inverter 51. The power supply of VDD is outputted to the output terminal OUT through the resistor 63 and the P-type transistor 59. As a result, the potential of the output terminal OUT becomes a voltage at which the power of the power supply terminal VDD is reduced by the voltage dropped through the resistor 63.

또한, 저항(65), (67) 및 캐패시터(66)에 의하여 시간지연된 신호가 인버터(51)의 출력측으로부터 전달되어 상기 P형 트랜지스터(59)가 턴온된 후 다시 P형 트랜지스터(57)가 턴온되므로 전원단자(VDD)의 전원이 그 P형 트랜지스터(57)를 통해 출력단자(OUT)로 출력되어진다.In addition, a signal delayed by the resistors 65, 67 and the capacitor 66 is transmitted from the output side of the inverter 51 so that the P-type transistor 57 is turned on again after the P-type transistor 59 is turned on. Therefore, the power supply of the power supply terminal VDD is outputted to the output terminal OUT through the P-type transistor 57.

또한, 입력단자(IN)의 전위가 고전위상태에서 저전위상태로 변환되면, 상기의 설명에서와 같이 인버터(51), (52)의 출력측에 고전위신호가 출력되어짐과 동시에 P형 트랜지스터(61)가 턴온되어 P형 트랜지스터(57)의 게이트에 고전위신호가 인가되므로 P형 트랜지스터(57)는 턴오프 되어진다.When the potential of the input terminal IN is changed from the high potential state to the low potential state, as described above, a high potential signal is output to the output sides of the inverters 51 and 52 and at the same time a P-type transistor ( Since the 61 is turned on and a high potential signal is applied to the gate of the P-type transistor 57, the P-type transistor 57 is turned off.

또 인버터(51)의 출력측에 출력된 고전위신호에 의해 P형 트랜지스터(59)도 턴오프되어 전원단자(VDD)로부터 출력단자(OUT)로 흐르는 전류를 차단하게 된다. 이때 인버터(52)의 출력된 고전위신호에 N형 트랜지스터(60)가 턴온되어 출력단자(OUT)의 전위를 저전위상태로 만들게 된다.The P-type transistor 59 is also turned off by the high potential signal output to the output side of the inverter 51 to cut off the current flowing from the power supply terminal VDD to the output terminal OUT. At this time, the N-type transistor 60 is turned on in the high potential signal output from the inverter 52 to make the potential of the output terminal OUT low.

이와같이 본 발명은 출력단자(OUT)에 고전위신호를 출력할 때는 풀다운회로부(72)의 N형 트랜지스터(58)를 먼저 턴오프시킨 후 풀업회로부(71)의 P형 트랜지스터(57)를 턴온시키게 되고, 출력단자(OUT)에 저전위신호를 출력할 때는 풀업회로부(71)의 P형 트랜지스터(57)를 우선적으로 턴오프시킨 후 풀다운회로부(72)의 N형 트랜지스터(58)를 턴온시키므로 전원단자(VDD)로부터 접지(VSS)로 직접흐르는 전류성분이 제거되어 순간전류의 최대치가 낮아지게 되며, 또한 풀업회로부(71)의 P형 트랜지스터(57), (59) 흑은 풀다운회로부(72)의 N형 트랜지스터(58), (60)가 턴온될 때는 저항(63) 혹은 저항(64)에 의해 전압레벨이 강하되고, 저항(65), (67) 혹은 저항(68), (70)에 의해 시간지연을 주게 되므로 순간적으로 발생하는 전류의 크기를 줄일 수 있게 된다.As described above, when the high potential signal is output to the output terminal OUT, the N-type transistor 58 of the pull-down circuit unit 72 is first turned off, and then the P-type transistor 57 of the pull-up circuit unit 71 is turned on. When the low potential signal is output to the output terminal OUT, the P-type transistor 57 of the pull-up circuit section 71 is first turned off, and then the N-type transistor 58 of the pull-down circuit section 72 is turned on. The current component flowing directly from the terminal VDD to the ground VSS is removed to lower the maximum value of the instantaneous current, and also the P-type transistors 57 and 59 of the pull-up circuit portion 71 and the black pull-down circuit portion 72. When the N-type transistors 58 and 60 are turned on, the voltage level is lowered by the resistor 63 or the resistor 64, and the resistors 65, 67, or 68 and 70 are turned on. Because of the time delay, the instantaneous current can be reduced.

이에따라 인덕턴스성분을 통하여 생성되는 전압변화의 크기를 크게 줄일 수 있게 된다.Accordingly, it is possible to greatly reduce the magnitude of the voltage change generated through the inductance component.

이상에서 설명한 본 발명의 출력버퍼를 시뮬레이션한 결과는 제8도의 파형도와 같이 나타난다.The result of simulating the output buffer of the present invention described above is shown in the waveform diagram of FIG.

이 파형도에서 L₁및 L₂는 스위칭되지 않았을때의 출력 및 스위칭되었을때의 출력을 각각 나타낸다.In this waveform diagram, L ₁ and L ₂ represent the output when not switched and the output when switched, respectively.

이 파형도의 스위칭되지 않았을때의 파형(L₁)에서 알 수 있는 바와같이 순간전압이 대략 1.2V 정도로서 극히 낮게 발생되어진다.As can be seen from the non-switched waveform L ₁ of this waveform diagram, the instantaneous voltage is generated very low, about 1.2V.

이상에서 상세히 설명한 바와같이 본 발명은 전체적인 전류량을 줄임과 동시에 순간 파도전류의 크기도 극히 낮게 줄이게 되므로 고전류 구동이 요구되고, 고속동작이 요구되는 소자에서도 출력신호에 찌그러짐이 발생되지 않고, 칩 내부회로의 동작이 안정될 수 있는 효과가 있다.As described in detail above, the present invention reduces the overall amount of current and at the same time reduces the magnitude of the instantaneous wave current extremely low, so that high current driving is required, and no distortion occurs in the output signal even in a device requiring high-speed operation, and chip internal circuitry. There is an effect that the operation of can be stabilized.

Claims

The output side of the inverter 51 connected to the input terminal IN is connected to the gates of the P-type transistors 57 and 59, and the output side of the inverter 52 connected to the input terminal IN is the N-type transistor ( 58 and 60, the source of the P-type transistors 57 and 59 and the drain of the N-type transistors 58 and 60 are commonly connected to the output terminal OUT. In the CMOS output buffer in which the drain of the N-type transistor 62 whose gate is connected to the input terminal IN is connected to the gate of the P-type transistor 58, the output side of the inverter 51 and the N The resistors 65 and 67 are connected in series between the gates of the type transistor 57, and the ground capacitor 66 is connected to the connection points of the resistors 65 and 67. The resistors 68 and 70 are connected in series between the output side of the transistor and the gate of the N-type transistor 58, and grounded at a connection point of the resistors 68 and 69. CMOS output buffer, characterized in that configured by connecting the panel capacitors 69.

The P-type transistor 61 is connected between the power supply terminal VDD and the resistor 67 and the gate connection point of the P-type transistor 57, and the gate of the P-type transistor 61 is connected to the input terminal. CMOS output buffer, characterized in that connected to the (IN).

The CMOS output buffer according to claim 1, wherein a resistor (63) is connected between the drain and the power supply terminal (VDD) of the P-type transistor (59).

The CMOS output buffer according to claim 1, wherein a resistor (64) is connected between the source and the ground (VSS) of the N-type transistor (60).

The channel width of the P-type transistor 53 in the inverter 51 is larger than the channel width of the N-type transistor 54, and the channel width of the P-type transistor 55 in the inverter 52 is N. A CMOS output buffer characterized by being smaller than the channel width of the type transistor 56.