KR950003240B1 - Semiconductor device and fabricating method thereof - Google Patents

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    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Abstract

The method includes the steps of sequentially lower conducting substrate (10), a nonconducting layer (20) and an uneven poly-Si layer (30) on a semiconductor substrate, etching-back the poly-Si layer (30) to form an island-shaped poly-Si layer (30), etching the nonconducting layer (20) and the lower substrate (10) by using the poly-Si (30) as a polymask, removing the nonconducting layer (20) to form an uneven lower substrate (10), forming a dielectric film (40) on the substrate and forming an upper conducting substrate (50) on the dielectric layer (40), thereby forming a capacitor on the semiconductor substrate to increase the surface area of the capacitor.

Description

반도체 장치 및 그의 제조방법Semiconductor device and manufacturing method thereof

제1도는 종래의 반도체 장치 제조 방법에 의하여 형성된 캐패시터 구조의 단면도.1 is a cross-sectional view of a capacitor structure formed by a conventional semiconductor device manufacturing method.

제2도는 본 발명의 반도체 장치의 캐패시터 제조방법을 설명하기 위한 공정 순서도.2 is a process flowchart for explaining a capacitor manufacturing method of a semiconductor device of the present invention.

제3도는 본 발명의 캐패시터 제조 방법을 이용하여 형성된 반도체 장치의 일실시예이다.3 is an embodiment of a semiconductor device formed using the capacitor manufacturing method of the present invention.

본 발명은 반도체 장치의 제조방법에 관한 것으로 보다 상세하게는 다이나믹 랜덤 억세스 메모리[이하 디램(DRAM)이라 칭함]와 같은 반도체 장치의 캐패시터 하부기판으로 사용하는 축적폴리의 표면적을 증대시키므로써 제한된 셀영역에서 충분한 용량을 얻기 위한 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. More particularly, the present invention relates to a limited cell area by increasing the surface area of a storage poly used as a capacitor lower substrate of a semiconductor device, such as a dynamic random access memory (hereinafter, referred to as a DRAM). The present invention relates to a method for manufacturing a semiconductor device for obtaining a sufficient capacity.

디램 등의 반도체 장치에서는 집적도를 향상시키기 위한 여러가지 방안이 강구되고 있는 바, 이에 따라 셀크기가 감소하게 되고 결국 충분한 용량을 확보하는 문제점이 제기되고 있다.In semiconductor devices such as DRAMs, various measures have been taken to improve the degree of integration. As a result, the cell size is reduced, and thus, a sufficient capacity is raised.

최근 VLSI의 미세화에 의한 고집적화, 고기능화의 진보는 매우 현저하여 MOS형 디램에 있어서는 16Mb디램이 양산초기에 접어들고 있고 연구개발의 중침은 64M디램으로 향하고 있다. 64Mb디램에 있어서는 셀크기 즉 캐패시터 크기가 약 0.8μ㎡으로 매우 작아지고 있기 때문에 각종 3차원 용량구조의 검토나 Ta2O5막 등 고유전율 막의 검토가 추진되어 오고 있다. 따라서, 최근에는 셀면적 또는 축적전극 높이를 증가시키지 않고도 축적전극의 용량값을 증가시킬 수 있는 기술이 제안되었는데 이것은 축적전극의 표면적을 증가시키기 위하여 울퉁불퉁한 표면을 갖는 폴리 실리콘막을 사용한다.Recently, the progress of high integration and high functionalization due to the miniaturization of VLSI is very remarkable. In the MOS type DRAM, 16Mb DRAM is entering the beginning of mass production, and the middle hand of R & D is moving toward 64M DRAM. In the case of 64 Mb DRAM, the cell size, that is, the capacitor size is very small, about 0.8 μm 2, and therefore, various kinds of three-dimensional capacitive structures and studies of high dielectric constant films such as Ta 2 O 5 films have been promoted. Therefore, in recent years, a technique capable of increasing the capacitance value of the storage electrode without increasing the cell area or the height of the storage electrode has been proposed, which uses a polysilicon film having an uneven surface to increase the surface area of the storage electrode.

제1도는 요철을 갖는 표면의 다결정 실리콘 막을 사용하여 형성된 캐패시터 구조를 단면도로 도시한 것이다. 캐패시터의 제1전극이 되는 축적전극(1), 예를 들면 제1다결정 실리콘은 550℃에서 침적 형성된다. 이 특정온도 550℃는 막구조가 비정질에서 다결정 구조로 변하는 천이온도로서 이 온도에서 폴리실리콘의 표면형태(morphology)가 가장 증가하며 다결정 실리콘의 표면적이 다른 온도에서 침적된 것 보다 약 2배 정도 크다. 다음에 도시되지 않은 포토 레지스트를 덮고 마스크를 통해 포토 레지스트를 노광하고 현상한 포토 레지스트 패턴을 남기고 이 포토 레지스트 패턴을 식각 마스크로 하여 상기 하부전극을 식각한 후 포토 레지스트 패턴을 제거한다. 그후, 산화막/질화막의 캐패시터 유전체막(2)을 도포하고 그 다음 캐패시터 제2전극이 되는 플레이트 전극(3), 예를 들면 다결정 실리콘을 증착한다.FIG. 1 shows, in cross section, a capacitor structure formed using a polycrystalline silicon film of a surface having irregularities. The storage electrode 1 serving as the first electrode of the capacitor, for example, the first polycrystalline silicon, is deposited at 550 ° C. This particular temperature of 550 ° C is the transition temperature at which the film structure changes from amorphous to polycrystalline structure. At this temperature, polysilicon has the highest surface morphology, and the surface area of polycrystalline silicon is about twice as large as that deposited at other temperatures. . Next, the photoresist is removed by etching the lower electrode by covering the photoresist (not shown), exposing the photoresist through a mask, leaving the developed photoresist pattern, and using the photoresist pattern as an etch mask. Thereafter, the capacitor dielectric film 2 of the oxide film / nitride film is applied, and the plate electrode 3, for example, polycrystalline silicon, which becomes the capacitor second electrode, is then deposited.

그러나, 이와 같은 제조방법은 세밀한 온도의 조절이 필요하고 또한 폴리실리콘의 HSG(Hemisperica grain)의 그레인 사이즈(grain size)도 반구형으로 실제 용량을 증가시키는데는 한계가 있다.However, such a manufacturing method requires fine temperature control, and the grain size of HSG (Hemisperica grain) of polysilicon is also hemispherical, which has a limitation in increasing the actual capacity.

따라서, 본 발명의 목적은 캐패시터의 표면적을 충분히 향상시켜 충분한 캐패시터의 용량을 얻을 수 있는 반도체 장치의 제조방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device in which the surface area of a capacitor can be sufficiently improved to obtain a sufficient capacitor capacity.

상술된 본 발명의 목적을 달성하기 위한 반도체 장치의 제조방법은 캐패시터 기판이 되는 층위에 부도체를 도포한 다음 표면이 요철을 갖는 폴리 실리콘을 형성하는 제1공정, 요철을 갖는 폴리 실리콘을 에치 백하여 부도체 층이 드러나게 하므로써 요철을 갖는 폴리실리콘이 섬 모양으로 남게하는 제2공정, 남아있는 폴리실리콘을 에칭 마스크로하여 부도체 층을 에칭하는 제3공정, 부도체층을 제거한 후 캐패시터 하부기판의 패턴을 형성하는 제5공정 및 캐패시터 유전체 막을 형성한 다음 캐패시터 상부 기판을 형성하는 제6공정으로 이루어지는 것을 특징으로 한다. 더우기, 캐패시터 하부 기판의 패턴을 형성하는 제5공정을 먼저 실시한 다음 제1공정에서 제4공정까지 실시한 후 제6공정을 실시하는 방법도 가능하다. 또한 제1공정에서 요철 폴리를 섬모양으로 도포한다면 제2공정이 필요없게 된다.The method of manufacturing a semiconductor device for achieving the object of the present invention described above is to apply a non-conductor on a layer serving as a capacitor substrate, and then to etch back polysilicon having an uneven surface by forming a polysilicon having an uneven surface. The second step of leaving the insulator layer exposed, so that the polysilicon having irregularities remains in an island shape, the third step of etching the insulator layer using the remaining polysilicon as an etching mask, and forming the pattern of the capacitor lower substrate after removing the insulator layer And a sixth step of forming a capacitor dielectric film and then forming a capacitor upper substrate. In addition, a method in which a fifth process of forming a pattern of a capacitor lower substrate is first performed, and then the first to fourth processes are performed, and then the sixth process may be performed. In addition, if the uneven poly is applied in an island shape in the first step, the second step is unnecessary.

더우기, 본 발명의 목적을 달성하기 위한 캐패시터의 제조 방법은 반도체 기판의 표면에 도전성 하부기판, 부도체층 및 표면이 요철구조를 갖는 폴리실리콘을 순차 형성하는 단계 ; 상기 폴리실리콘을 에치 백하는 단계 ; 상기 에치 백 단계에 의해 형성된 섬모양의 폴리실리콘을 에칭 마스크로하여 상기 부도체층과 상기 하부기판을 소정 깊이로 에칭하는 단계 ; 상기 부도체층을 제거하고 상기 하부기판을 요철 모양의 울퉁불퉁한 표면을 갖도록 형성하는 단계 ; 상기 울퉁불퉁한 하부기판위에 유전체막을 형성하는 단계 및 상기 유전체막위에 도전성 상부기판을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 제조방법이다.Moreover, the method of manufacturing a capacitor for achieving the object of the present invention comprises the steps of sequentially forming a polysilicon having a conductive lower substrate, a non-conductive layer and a surface having an uneven structure on the surface of the semiconductor substrate; Etching back the polysilicon; Etching the insulator layer and the lower substrate to a predetermined depth by using the island-like polysilicon formed by the etch back step as an etching mask; Removing the insulator layer and forming the lower substrate to have an uneven surface having an uneven shape; Forming a dielectric film on the bumpy lower substrate and forming a conductive upper substrate on the dielectric film.

이하 본 발명의 보다 상세한 내용은 첨부된 도면을 참조하여 설명된다.Hereinafter, more details of the present invention will be described with reference to the accompanying drawings.

제2(a)도 내지 제2(f)도는 본 발명의 스택형 캐패시터의 제조 방법을 설명하기 위한 제조 공정도이다.2 (a) to 2 (f) are manufacturing process diagrams for explaining the manufacturing method of the stacked capacitor of the present invention.

제2(a)도에서는 캐패시터 하부기판(10)을 폴리 실리콘, 비정질 실리콘, 인시튜 도우프 폴리실리콘 또는 텅스텐을 사용하여 형성한 다음, 이 기판위에 부도체층(20)을 증착하고, 540~600℃의 온도에서 요철을 갖는 폴리 실리콘(30)을 부도체층(20)위에 도포한다.In FIG. 2 (a), the capacitor lower substrate 10 is formed using polysilicon, amorphous silicon, in-situ dope polysilicon or tungsten, and then the insulator layer 20 is deposited on the substrate. Polysilicon 30 having irregularities at a temperature of 占 폚 is applied on the insulator layer 20.

제2(b)도에 도시된 바와 같이, 요철을 갖는 폴리 실리콘(30)을 이방성 식각으로 에치 백하여 섬모양의 폴리실리콘(35)을 형성한다. 이때 에칭하는 방법으로서는 건식 에칭을 사용한다. 또한 폴리실리콘을 섬모양으로 도포하면 에치 백 공정을 생략할 수 있다.As shown in FIG. 2 (b), polysilicon 30 having irregularities is etched back by anisotropic etching to form island-like polysilicon 35. As shown in FIG. Dry etching is used as a method of etching at this time. In addition, when the polysilicon is coated in an island shape, the etch back process can be omitted.

그후, 섬모양으로 남아있는 폴리 실리콘(35)을 마스크로하여 건식에칭방법으로 이방성 식각하여 부도체층(20)을 에칭한다[제2(c)도].Thereafter, the insulator layer 20 is etched by anisotropic etching by dry etching using the polysilicon 35 remaining in an island as a mask (FIG. 2 (c)).

제2(d)도에서는 부도체층(20)을 에칭 마스크로하여 캐패시터의 하부기판(10)을 이방성 식각방법을 이용하여 일정한 깊이만큼, 보다 상세하게는 하부기판 두께의 80~90% 정도의 깊이만큼 에칭한다. 이때 주의할 점으로서는 하부기판(40)의 바닥이 드러나지 않도록 에칭하여야 한다.In FIG. 2 (d), the insulator layer 20 is used as an etching mask, and the lower substrate 10 of the capacitor is a predetermined depth by using an anisotropic etching method, more specifically, about 80 to 90% of the thickness of the lower substrate. Etch as much. In this case, the bottom of the lower substrate 40 should be etched so as not to be exposed.

또한 캐패시터의 하부기판(10)으로서 폴리 실리콘을 사용한 경우에는 캐패시터의 하부기판(10)을 에칭할 때에 섬모양의 폴리 실리콘도 에칭되어 부도체층(20)만 남게된다.In addition, when polysilicon is used as the lower substrate 10 of the capacitor, when etching the lower substrate 10 of the capacitor, island-like polysilicon is also etched, leaving only the insulator layer 20.

다음, 남아있는 부도체층(20)을 제거한 후 캐패시터의 하부기판(10)을 포토에칭 공정으로 처리하여 제2(e)도에 도시된 바와 같이 패터닝한다. 이때, 하부기판의 표면은 제2(e)도에 도시된 상태로 제한되지 않고 굴곡이 심한 울퉁불퉁한 표면으로 형성되는 것이 바람직하다.Next, after removing the remaining insulator layer 20, the lower substrate 10 of the capacitor is processed by a photoetching process and patterned as shown in FIG. 2 (e). At this time, the surface of the lower substrate is not limited to the state shown in FIG.

마지막으로, 캐패시터 유전체막(40)을 캐패시터 하부 기판의 패턴위에 도포하고 그 위에 캐패시터의 상부기판(50)을 형성한다(제2(f)도) 이때, 캐패시터 유전체막으로서는 산화막/질화막/산화막의 3중막 또는 질화막/산화막의 2중막을 사용한다. 또는 Ta2O5등의 고유전막을 사용하는 경우도 있다. 한편, 캐패시터의 상부 기판은, 폴리실리콘이나 인시튜 도프공정으로 도포한 폴리 실리콘으로 형성된다.Finally, the capacitor dielectric film 40 is applied on the pattern of the capacitor lower substrate, and the upper substrate 50 of the capacitor is formed thereon (Fig. 2 (f)). As the capacitor dielectric film, the oxide film / nitride film / oxide film A triple film or a double film of nitride film / oxide film is used. Alternatively, a high dielectric film such as Ta 2 O 5 may be used. On the other hand, the upper substrate of the capacitor is formed of polysilicon coated by polysilicon or an in-situ dope process.

이와 같이 형성된 캐피시터는 종래의 제조 방법에 의하여 울퉁불퉁한 폴리실리콘을 형성할 때보다 캐패시터의 표면적을 확장시킬 수 있기 때문에 충분한 전하 축적 용량을 확보할 수 있는 효과가 있다.The capacitor thus formed has an effect of ensuring sufficient charge accumulation capacity since the surface area of the capacitor can be expanded by forming a rugged polysilicon by a conventional manufacturing method.

제3도는 스택 캐패시터에 본 발명의 제조방법을 적용한 DRAM을 나타낸 것이다. 먼저, 실리콘 기판(100)위에 필드 옥사이드(200)를 형성하여 활성 영역을 정의하고 게이트 전극(400)을 폴리실리콘으로 형성하고 나서 이온주입을 이용하여 소오스/드레인 영역(300)을 형성한다. 게이트 전극(400), 소오스/드레인영역(300)은 반도체 장치의 억세스 트랜지스터를 구성한다. 미설명 부호 500은 층간 절연막, 450은 워드라인을 나타낸다.3 shows a DRAM in which the manufacturing method of the present invention is applied to a stack capacitor. First, the field oxide 200 is formed on the silicon substrate 100 to define an active region, the gate electrode 400 is formed of polysilicon, and then the source / drain region 300 is formed using ion implantation. The gate electrode 400 and the source / drain region 300 constitute an access transistor of the semiconductor device. Reference numeral 500 denotes an interlayer insulating film, and 450 denotes a word line.

그후, 본 발명에 의한 제조방법으로 캐패시터의 하부기판(600)을 요철 폴리실리콘으로 형성한 다음 캐패시터 유전체막(700)을 형성하고 그 위에 캐패시터 상부 기판은 플레이트 전극(800)을 폴리실리콘을 사용하여 형성한다.Thereafter, the lower substrate 600 of the capacitor is formed of uneven polysilicon by the manufacturing method according to the present invention, and then the capacitor dielectric layer 700 is formed, and the capacitor upper substrate is formed on the plate electrode 800 using polysilicon. Form.

상기 실시예를 통해서 알 수 있는 바와 같이, 캐패시터는 종래의 방법, 즉 비정질 형성 온도에서 침적한 요철 폴리실리콘으로 축적전극을 형성할때보다 캐패시터의 하부기판, 즉 축적전극의 요철을 보다 심하게, 다시 말해서 하부기판의 바닥이 드러나지 않을 만큼 깊이 패이도록 형성하여 실제 캐패시터의 표면적을 충분히 증가시키므로써 캐패시터의 용량을 향상시킬 수 있는 장점이 있다.As can be seen from the above embodiment, the capacitor more severely, again, the lower substrate of the capacitor, i.e., the unevenness of the accumulating electrode, is formed again than in the conventional method, that is, when the accumulation electrode is formed of the uneven polysilicon deposited at the amorphous forming temperature. In other words, the bottom surface of the lower substrate is formed to be deep enough to be exposed so that the surface area of the actual capacitor is sufficiently increased, thereby improving the capacity of the capacitor.

본 발명의 캐패시터 제조방법은 스택형 뿐 아니라 스택/트렌치형 또는 트렌치형 캐패시터 구조에도 적용 가능함은 당업자라면 쉽게 이해될 수 있을 것이다.It will be readily understood by those skilled in the art that the method of manufacturing the capacitor of the present invention is applicable not only to the stack type but also to the stack / trench type or trench type capacitor structure.

결론적으로, 본 발명의 캐패시터 제조방법에 의하면, 종래의 방법으로 만들어진 캐패시터에 비하여 축적전극을 무수히 많은 원기둥 형태의 조합으로 형성하기 때문에 축적전극의 면적을 극대화할 수 있으며 부도체층과 같은 산호물을 마스크로하여 축적전극을 에칭할 시 에칭정도를 조절하면 원하는 만큼의 용량을 조절할 수 있는 장점이 있다.In conclusion, according to the capacitor manufacturing method of the present invention, since the accumulation electrode is formed in a myriad of cylindrical shapes compared to the capacitor made by the conventional method, the area of the accumulation electrode can be maximized, and corals such as insulator layers are masked. By adjusting the etching degree when etching the storage electrode has the advantage that the capacity can be adjusted as desired.

Claims (35)

반도체 기판 위에 형성된 억세스 트랜지스터와 캐패시터를 포함하는 반도체 장치의 제조방법에 있어서, 상기 캐패시터의 제조방법은 ; 상기 반도체 기판의 표면에 도전성 하부기판, 부도체층 및 표면이 요철구조를 갖는 폴리실리콘을 순차 형성하는 단계 ; 상기 요철구조를 갖는 폴리실리콘을 에치 백하는 단계 ; 상기 에치 백 단계에 의해 형성된 섬모양의 폴리실리콘을 에칭 마스크로 하여 상기 부도체층과 상기 하부기판을 소정 깊이로 에칭하는 단계 ; 상기 마스크로 사용한 부도체층을 제거하고 상기 하부기판을 요철모양의 울퉁불퉁한 표면을 갖도록 형성하는 단계 ; 상기 울퉁불퉁한 표면을 갖는 하부기판위에 유전체막을 형성하는 단계 및 상기 유저체막위에 도전성 상부기판을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.A method of manufacturing a semiconductor device comprising an access transistor and a capacitor formed on a semiconductor substrate, the method of manufacturing the capacitor; Sequentially forming a conductive lower substrate, a non-conductive layer, and polysilicon having a concave-convex structure on the surface of the semiconductor substrate; Etching back the polysilicon having the uneven structure; Etching the insulator layer and the lower substrate to a predetermined depth by using the island-like polysilicon formed by the etch back step as an etching mask; Removing the insulator layer used as the mask and forming the lower substrate to have an uneven surface having an uneven shape; Forming a dielectric film on the lower substrate having the uneven surface and forming a conductive upper substrate on the user body film. 제1항에 있어서, 상기 도전성 하부기판은 폴리실리콘, 비정질 실리콘 또는 텅스텐 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the conductive lower substrate is made of one of polysilicon, amorphous silicon, and tungsten. 제2항에 있어서, 상기 폴리실리콘은 인시튜 도우프된 공정으로 형성됨을 특징으로 하는 반도체 장치의 제조방법.The method of claim 2, wherein the polysilicon is formed by an in-situ doped process. 제1항에 있어서, 상기 요철 표면을 갖는 폴리실리콘은 540~600℃범위의 온도에서 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the polysilicon having the uneven surface is formed at a temperature in a range of 540 ° C. to 600 ° C. 7. 제1항에 있어서, 상기 부도체층은 CVD방법으로 형성된 산화물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the insulator layer is made of an oxide formed by a CVD method. 제5항에 있어서, 상기 부도체층은 100 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 5, wherein the insulator layer is formed to a thickness of 100 to 500 kV. 제1항에 있어서, 상기 폴리실리콘을 에치 백하는 단계는 이방성 에칭으로 행하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the step of etching back the polysilicon is performed by anisotropic etching. 제7항에 있어서, 상기 이방성 에칭은 건식에칭 방법으로 행하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 7, wherein said anisotropic etching is performed by a dry etching method. 제1항에 있어서, 상기 부도체층과 하부기판의 에칭단계는 이방성 에칭으로 행하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the etching of the non-conductive layer and the lower substrate is performed by anisotropic etching. 제9항에 있어서, 상기 이방성 에칭은 건식 에칭 방법으로 행하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 9, wherein the anisotropic etching is performed by a dry etching method. 제9항에 있어서, 상기 하부기판이 요철 모양의 울퉁불퉁한 표면을 갖도록 에칭할때 하부기판의 바닥이 드러나지 않도록 행하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 9, wherein the bottom of the lower substrate is not exposed when the lower substrate is etched to have an uneven surface having an irregular shape. 제1항에 있어서, 상기 유전체막은 산화막/질화막/산화막의 3중막 또는 질화막/산화막의 2중막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the dielectric film is formed of a triple film of an oxide film / nitride film / oxide film or a double film of nitride film / oxide film. 제7항에 있어서 상기 유전체막은 Ta2O5로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 7, wherein said dielectric film is made of Ta 2 O 5 . 제1항에 있어서, 상기 상부기판은 폴리실리콘 또는 인시튜 도우프 공정으로 형성된 폴리실리콘 또는 텅스텐 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the upper substrate is made of polysilicon or tungsten formed by an in-situ dope process. 반도체 기판위에 형성된 억세스 트랜지스터와 캐패시터를 포함하는 반도체 장치의 제조방법에 있어서, 상기 캐패시터의 제조방법은 ; 상기 반도체 기판의표면에 도전성 하부기판, 부도체층 및 섬모양의 폴리실리콘을 순차적으로 형성하는 단계 ; 상기 섬모양의 폴리실리콘을 에칭 마스크로 하여 상기 부도체층과 상기 하부기판을 소정깊이로 에칭하는 단계 ; 상기 부도체층을 제거하고 상기 하부기판을 요철 모양의 울퉁불퉁한 표면을 갖도록 형성하는 단계 ; 상기 울퉁불퉁한 하부기판위에 유전체막을 형성하는 단계 및 상기 유전체막위에 도전성 상부기판을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.A method of manufacturing a semiconductor device comprising an access transistor and a capacitor formed on a semiconductor substrate, the method of manufacturing the capacitor; Sequentially forming a conductive lower substrate, an insulator layer, and island-like polysilicon on the surface of the semiconductor substrate; Etching the insulator layer and the lower substrate to a predetermined depth using the island-like polysilicon as an etching mask; Removing the insulator layer and forming the lower substrate to have an uneven surface having an uneven shape; Forming a dielectric film on the uneven lower substrate and forming a conductive upper substrate on the dielectric film. 제15항에 있어서, 상기 도전성 하부기판은 폴리실리콘, 비정질 실리콘 또는 텅스텐 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 15, wherein the conductive lower substrate is made of one of polysilicon, amorphous silicon, and tungsten. 제16항에 있어서, 상기 폴리실리콘은 인시튜 도우프 공정으로 형성됨을 특징으로 하는 반도체 장치의 제조방법.The method of claim 16, wherein the polysilicon is formed by an in-situ dope process. 제15항에 있어서, 상기 부도체층이 CVD방법으로 형성된 산화물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 15, wherein said insulator layer is made of an oxide formed by a CVD method. 제18항에 있어서, 상기 부도체층이 100 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.19. The method of manufacturing a semiconductor device according to claim 18, wherein the insulator layer is formed to a thickness of 100 to 500 GPa. 제15항에 있어서, 상기 부도체층과 하부기판의 에칭단계는 이방성 건식 에칭으로 행하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 15, wherein the etching of the non-conductive layer and the lower substrate is performed by anisotropic dry etching. 제20항에 있어서, 상기 하부기판의 에칭은 하부기판의 바닥이 드러나지 않도록 행하는 것을 특징으로 하는 반도체 장치의 제조방법.21. The method of claim 20, wherein the lower substrate is etched so that the bottom of the lower substrate is not exposed. 제15항에 있어서, 상기 유전체막은 산화막/질화막/산화막의 3중막 또는 질화막/산화막 2중막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 15, wherein the dielectric film is formed of a triple film of an oxide film / nitride film / oxide film or a nitride film / oxide film double film. 제15항에 있어서, 상기 유전체 막은 Ta2O5로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 15, wherein said dielectric film is made of Ta 2 O 5 . 제15항에 있어서, 상기 상부기판은 폴리실리콘, 인시튜 도우프 공정으로 형성된 폴리실리콘 또는 텅스텐 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 15, wherein the upper substrate is made of any one of polysilicon, polysilicon, or tungsten formed by an in-situ dope process. 반도체 기판의 표면에 도전성 하부기판, 부도체층 및 표면이 요철구조를 갖는 폴리실리콘을 순차 형성하는 단계 ; 상기 폴리실리콘을 에치 백하는 단계 ; 상기 에치 백 단계에 의해 형성된 섬모양의 폴리실리콘을 에칭 마스크로 하여 상기 부도체층과 상기 하부 기판을 소정 깊이로 에칭하는 단계 ; 상기 부도체층을 제거하고 상기 하부기판을 요철 모양의 울퉁불퉁한 표면을 갖도록 형성하는 단계 ; 상기 울퉁불퉁한 하부기판위에 유전체막을 형성하는 단계 및 상기 유전체막위에 도전성 상부기판을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 제조방법.Sequentially forming a conductive lower substrate, a non-conductive layer, and polysilicon having a concave-convex structure on the surface of the semiconductor substrate; Etching back the polysilicon; Etching the insulator layer and the lower substrate to a predetermined depth by using the island-like polysilicon formed by the etch back step as an etching mask; Removing the insulator layer and forming the lower substrate to have an uneven surface having an uneven shape; Forming a dielectric film on the uneven lower substrate and forming a conductive upper substrate on the dielectric film. 제25항에 있어서, 상기 도전성 하부기판은 폴리실리콘, 비정질 실리콘 또는 텅스텐 중 어느 하나로 이루어지는 것을 특징으로 하는 캐패시터의 제조방법.27. The method of claim 25, wherein the conductive lower substrate is made of any one of polysilicon, amorphous silicon, or tungsten. 제26항에 있어서, 상기 폴리실리콘은 인시튜 도우프 공정으로 형성됨을 특징으로 하는 캐패시터의 제조방법.27. The method of claim 26, wherein the polysilicon is formed by an in-situ dope process. 제25항에 있어서, 상기 요철 표면을 갖는 폴리실리콘은 540~600℃범위의 온도에서 형성되는 것을 특징으로 하는 캐패시터의 제조방법.The method of claim 25, wherein the polysilicon having the uneven surface is formed at a temperature in the range of 540 ~ 600 ℃. 제25항에 있어서, 상기 부도체층은 CVD방법으로 형성된 산화물로 이루어지는 것을 특징으로 하는 캐패시터의 제조방법.The method of claim 25, wherein the insulator layer is made of an oxide formed by a CVD method. 제29항에 있어서, 상기 부도체층은 100~500Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조방법.30. The method of claim 29, wherein the non-conductive layer is formed to a thickness of 100 ~ 500Å. 제25항에 있어서, 상기 폴리실리콘을 에치백하는 단계는 이방성 건식 에칭방법으로 행하는 것을 특징으로 하는 캐패시터의 제조방법.27. The method of claim 25, wherein the step of etching back the polysilicon is performed by an anisotropic dry etching method. 제25항에 있어서, 상기 부도체층과 하부기판의 에칭단게는 이방성 건식 에칭방법으로 행하는 것을 특징으로 하는 캐패시터의 제조방법.The method of manufacturing a capacitor according to claim 25, wherein the etching step of the insulator layer and the lower substrate is performed by an anisotropic dry etching method. 제32항에 있어서, 상기 하부기판의 에칭은 하부기판의 바닥이 드러나지 않도록 실시되는 것을 특징으로 하는 캐패시터의 제조방법.33. The method of claim 32, wherein etching of the lower substrate is performed so that the bottom of the lower substrate is not exposed. 제25항에 있어서, 상기 유전체막은 산화막/질화막/산화막의 3중막 또는 질화막/산화막의 2중막으로 형성되는 것을 특징으로 하는 캐패시터의 제조방법.27. The method of claim 25, wherein the dielectric film is formed of a triple film of an oxide film / nitride film / oxide film or a double film of a nitride film / oxide film. 제25항에 있어서, 상기 유전체막은 Ta2O5로 이루어지는 것을 특징으로 하는 캐패시터의 제조방법.27. The method of claim 25, wherein the dielectric film is made of Ta 2 O 5 .
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