KR950003019B1 - Band gab voltage recurrent circuit - Google Patents
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Abstract
Description
제1도는 종래의 밴드갭 기준전압 발생회로도1 is a conventional band gap reference voltage generation circuit diagram
제2도는 본 발명의 밴드갭 기준전압 발생회로도2 is a bandgap reference voltage generation circuit diagram of the present invention.
제3도는 종래와 본 발명의 회로의 온도에 대한 기준전압 특성을 비교한 그래프.3 is a graph comparing the reference voltage characteristics with respect to the temperature of the conventional circuit and the present invention.
본 발명은 기준전압 발생회로에 관한 것으로, 온도변화에 적응하는 기준전압 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generator circuit, and more particularly to a reference voltage generator circuit adapted to temperature changes.
아날로그를 디지탈신호로 변환하는 장치에서는 논리변환의 기준을 어디에 설정하여 줄것인가가 중요하다. 이러한 기능상의 필요에 의하여 기준전압회로는 D/A 컨버터 또는 A/D 컨버터등의 장치에서 중요한 구성요소가 된다. 기준전압 회로에서의 온도에 대한 안정성은 효율적인 동작 상태를 결정하는 변수가 되기 때문에, 하나의 집적회로 칩상에서 높은 온도변화율의 상태에서 최적의 기준전압을 실현시켜야만 한다. 바이폴라 집적회로에서 밴드갭을 이용한 기준전압 설정(이하 "BGR"이라칭함)에 관한 기술은 제안된 바 있다. (R.K.Wodar, "New developments in IC voltage regulators", IEEE. J. Solid-State Circuits, vol. SC-6,99. 2∼7, Feb. 1971을 보라). 이는, 예를들면, 두개의 바이폴라 트랜지스터 사이의 에미터-베이스 전압의 차이를 이용하여 기준전압를 만드는 것이다.In an analog-to-digital conversion device, it is important to set the logic conversion criteria. Due to this functional need, the reference voltage circuit becomes an important component in a device such as a D / A converter or an A / D converter. Since temperature stability in a reference voltage circuit is a variable for determining an efficient operating state, an optimal reference voltage must be realized in a state of high temperature change rate on one integrated circuit chip. In the bipolar integrated circuit, a technique for setting a reference voltage using a band gap (hereinafter referred to as "BGR") has been proposed. (See R.K.Wodar, "New developments in IC voltage regulators", IEEE. J. Solid-State Circuits, vol. SC-6,99. 2-7, Feb. 1971). This, for example, uses the difference in emitter-base voltage between two bipolar transistors to make a reference voltage.
제1도는 종래의 밴드갭 기준전압회로를 보여준다. 이 회로는 n-웰 CMOS 공정에 의해 구현되었으며 바이폴라 트랜지스터 Q1, Q2는 컬렉터가 모두 가장 낮은 전위인 전압 Vss에 연결되어 있다. 저항들(R1, R2, R3)은 바이폴라 트랜지스터의 에미터에 연결되며, P+확산영역, N+확산영역 또는 폴리실리콘등에 의해 형성된다. 상기 제1도의 회로는 바이폴라 트랜지스터 Q1의 베이스-에미터간 전압 VBE1및 바이폴라트랜지스터 Q2의 베이스-에미터간 전압 VBE2와 △VBE=VBE2-VBE1을 이용하여 구성된다. 여기서, △VBE=VTln()로서, 이 △VBE는 PTAT 성분인 VT(PTAT; propotional to the absolute temperature, VT; 상기 PTAT에 의한 전압성분, =KT/q)에 상수 ln()가 곱하여진 값이다. 상기 에미터-베이스간 전압 VBE는 ∂VT/∂T2mv/℃의 온도계수를 가지며, △VBE의 VT성분은 ∂VT/∂T-0.085mv/℃의 온도계수를 지니고 있다. 제1도에서 출력되는 기준전압 Vref는 다음과 같이 얻어진다.1 shows a conventional bandgap reference voltage circuit. This circuit is implemented by an n-well CMOS process and the bipolar transistors Q1 and Q2 are all connected to the voltage Vss at which the collector is the lowest potential. The resistors R1, R2, R3 are connected to the emitter of the bipolar transistor and are formed by P + diffusion region, N + diffusion region or polysilicon. The circuit of FIG. 1 is constructed using the base-emitter voltage V BE1 of bipolar transistor Q1 and the base-emitter voltage V BE2 and ΔV BE = V BE2 -V BE1 of bipolar transistor Q2. Where ΔV BE = V T l n ( ) A, a △ V BE is a PTAT component of V T (PTAT; propotional to the absolute temperature, V T; voltage component due to the PTAT, = KT / q) l to constant n ( ) Is multiplied. The emitter-base voltage V BE is ∂V T / ∂T It has a temperature coefficient of 2mv / ℃, and the V T component of ΔV BE is ∂V T / ∂T It has a temperature coefficient of -0.085mv / ° C. The reference voltage Vref output in FIG. 1 is obtained as follows.
즉, Vref=I1R1+I1R2+VBE1+=VBE1+I1(R1+R2)……………………………(1)That is, Vref = I 1 R1 + I 1 R2 + V BE1 + = V BE1 + I 1 (R1 + R2). … … … … … … … … … … (One)
VBE=VBE+I1R1-VOS V BE = V BE + I 1 R1-V OS
IlRI=VBE1-VBE1+VOS………………………………………………………(2)IlRI = V BE1 -V BE1 + V OS . … … … … … … … … … … … … … … … … … … … … (2)
식(2)를 식(1)에 대입하면, VREF=VBE1+(1+(VBE2-VBE1+VOS)Substituting equation (2) into equation (1), V REF = V BE1 + (1+ (V BE2 -V BE1 + V OS )
따라서, Vref=V+(1+)(△VBE+VOS)로 나타난다. 여기서 △VBE는 VBE2-VBE1이고 VOS는 연산증폭기의 오프(offset) 전압이다. 상기 VBE의 식에서 (1+)의 값을 조절함으로 VBE1의 온도계수 성분과 △VBE의 온도계수 성분의 온도변화율을 상쇄하여 Vref는 일정하게 되어야 하나 그렇지가 않다.Thus, Vref = V + (1+ ) (ΔV BE + V OS ). Where ΔV BE is V BE2 -V BE1 and V OS is OFF (offset) Voltage. In the formula of V BE above (1+ By adjusting the value of), Vref must be constant by offsetting the temperature change rate of the temperature coefficient component of V BE1 and the temperature coefficient component of ΔV BE .
그 이유는, 상기 바이폴라 트랜지스터 Q1의 에미터-베이스전압 V1의 온도변화에 따라 일정하게(선형적으로) 변하는 VT성분 뿐만아니라 온도변화에 따라 고차비례하는성분을 포함하고 있기 때문이다. 결과적으로 상기 Vref의 식에서 VBE1의 일차 PTAT 성분(VT)은 [1+(R2/R1)]△VBE의 일차 PTAT 성분(VBE1의 VT에 반비례하는 온도계수를 가짐)에 의해 보상되어지나, 상기 VBE1의 고차 PTAT성분은 보상되어지지 않게 되는 것이다.The reason for this is not only the V T component which changes constantly (linearly) according to the temperature change of the emitter-base voltage V 1 of the bipolar transistor Q1, but also the high order proportional change according to the temperature change. This is because it contains ingredients. As a result, the primary PTAT component (V T) in the equation V BE1 of the Vref is [1+ (R2 / R1)] △ V BE primary component of PTAT (having a temperature coefficient which is inversely proportional to V T of V BE1) for compensation by However, the higher order PTAT component of V BE1 Is not compensated.
따라서, 본 발명의 목적은 온도변화에 대하여 안정된 출력특성을 가지는 밴드 갭 기준전압 발생회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a band gap reference voltage generation circuit having a stable output characteristic against temperature changes.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 엔모오스트랜지스터(m10)를 통하여 접지전압에 연결된 반전단과 엔모오스트랜지스터(m11)를 통하여 상기 접지전압에 연결된 비반전단을 가지는 연산증폭기(A)와, 상기 반전단에 에미터가 연결되고 전원전압에 컬렉터가 연결되고 베이스가 상기 접지전압에 연결된 바이폴라 트랜지스터(Q1)와, 상기 비반전단에 에미터가 연결되고 상기 전원전압에 컬렉터가 연결되고 베이스가 저항(R1)을 통하여 상기 접지전압에 연결된 바이폴라트랜지스터(Q2)와, 저항(R2)을 통하여 상기 바이폴라트랜지스터(Q2)의 베이스에 베이스가 연결되고 상기 전원전압에 컬렉터가 연결되고 에미터가 상기 밴드갭기준전압회로의 기준전압출력단(VREF)에 연결된 바이폴라트랜지스터(Q3)와, 상기 연산증폭기의 출력단에 게이트가 연결되고 상기 바이폴라트랜지스터(Q3)의 베이스에 드레인이 연결되고 상기 접지전압에 소오스가 연결된 엔모오스트랜지스터(m7)와, 상기 기준전압 출력단에 드레인이 연결되고 상기 접지전압에 소오스가 연결된 엔모오스트랜지스터(m8)와, 상기 반전단에 베이스가 연결되고 상기 전원전압에 컬렉터가 연결되고 에미터가 엔모오스트랜지스터(m9)를 통하여 상기 접지전압에 연결된 바이폴라트랜지스터(Q11)와, 베이스가 상기 비반전단에 연결되고 컬렉터가 상기 전원전압에 연결되고 에미터가 에노오스트랜지스터(m12)를 통하여 상기 접지전압에 연결된 바이폴라트랜지스터(Q21)와, 상기 연산증폭기의 출력단에 게이트가 연결되고 상기 비반전단에 드레인이 연결되고 상기 접지전압에 소오스가 연결된 엔모오스트랜지스터(m6)와, 상기 연산증폭기의 출력단에 게이트가 연결되고 상기 접지전압에 소오스가 연결된 엔모오스트랜지스터(m5)와, 상기 접지전압에 게이트가 연결되고 상기 엔모오스트랜지스터(m5)의 드레인에 드레인이 연결된 피모오스트랜지스터(m2)와, 상기 피모오스트랜지스터(m2)의 소오스에 게이트 및 드레인이 연결되고 상기 전원 전압에 소오스가 연결된 피모오스트랜지스터(m1)와, 상기 피모오스트랜지스터(m1)의 게이트 및 드레인에 게이트가 연결되고 상기 전원전압에 소오스가 연결된 피모오스트랜지스터(m3)와, 상기 접지전압에 게이트가 연결되고 상기 피모오스트랜지스터(m3)의 드레인에 소오스가 연결되고 상기 반전단에 드레인이 연결된 피모오스 트랜지스터(m4)를 구비하는 밴드갭 기준전압발생회로임을 특징으로 한다.In order to achieve the object of the present invention, the present invention, the operational amplifier (A) having an inverted terminal connected to the ground voltage through the enmo transistor (m10) and a non-inverted terminal connected to the ground voltage through the enmo transistor (m11) and And a bipolar transistor (Q1) having an emitter connected to the inverting end, a collector connected to a power supply voltage, and a base connected to the ground voltage, an emitter connected to the non-inverting end, a collector connected to the power supply voltage, and a base A bipolar transistor Q2 connected to the ground voltage through a resistor R1, a base connected to the base of the bipolar transistor Q2 through a resistor R2, a collector connected to the power supply voltage, and an emitter connected to the band A bipolar transistor Q3 connected to the reference voltage output terminal VREF of the gap reference voltage circuit and a gate are connected to the output terminal of the operational amplifier. A high voltage transistor (M7) having a drain connected to the base of the bipolar transistor (Q3) and a source connected to the ground voltage, and an enmotransistor (m8) having a drain connected to the reference voltage output terminal and a source connected to the ground voltage. ), A base is connected to the inverting end, a collector is connected to the power supply voltage, an emitter is connected to the ground voltage through an enmo transistor (m9), and a base is connected to the non-inverting end. A collector is connected to the power supply voltage, and an emitter is connected to the ground voltage through an EO transistor (m12), a gate is connected to an output terminal of the operational amplifier, and a drain is connected to the non-inverting terminal. A source connected to the ground voltage of the MOS transistor m6, and the output terminal of the operational amplifier Is connected to the ground voltage and the source is connected to the MOS transistor (m5), the ground is connected to the ground voltage, the PMOS transistor (m2) and the drain connected to the drain of the MOS transistor (m5), and the PMOS A gate and a drain are connected to a source of the transistor m2 and a source is connected to the power supply voltage, a gate is connected to a gate and a drain of the PIO transistor m1, and a source is connected to the power supply voltage. Bandgap reference having a connected PMOS transistor (m3) and a PMOS transistor (m4) having a gate connected to the ground voltage, a source connected to a drain of the PMOS transistor (m3), and a drain connected to the inverting terminal. Characterized in that the voltage generating circuit.
이하 첨부된 도면을 참조하여 본 발명의 밴드갭 기준전압 발생회로를 설명한다.Hereinafter, a bandgap reference voltage generation circuit of the present invention will be described with reference to the accompanying drawings.
제2도를 참조하면, 본 발명의 회로는, 연산증폭기(A)의 반전단 및 비반전단으로의 입력전압을 결정하는 npn 바이폴라 트랜지스터 Q1, Q11, Q2, Q21과, 상기 트랜지스터 Q1, Q11, Q2, Q21에 대한 정전류원으로 동작하는 엔모오스 트랜지스터 m0, m9, m11, m12와, 상기 연산증폭기(A)의 출력에 따라 기준전압 Vref의 레벨을 일정하게 유지하기 위한 엔모오스 트랜지스터 m5, m6, m7 및 피모오스 트랜지스터 m1, m2, m3, m4와, 소정레벨의 분압전압(divided voltage)을 설정하는 저항 R1, R2와, 최종적인 출력인 기준전압 Vref를 구동시키는 npn바이폴라 트랜지스터 Q3와 정전류원으로 동작하며 채널의 일단이 접지전압(Vss)에 연결된 엔모오스 트랜지스터 m8로 구성되어 있다.Referring to FIG. 2, the circuit of the present invention includes npn bipolar transistors Q1, Q11, Q2, and Q21 that determine input voltages to the inverted and non-inverted ends of the operational amplifier A, and the transistors Q1, Q11, and Q2. , The MOS transistors m0, m9, m11, m12 operating as constant current sources for Q21, and the MOS transistors m5, m6, m7 for maintaining a constant level of the reference voltage Vref according to the output of the operational amplifier A. And PMOS transistors m1, m2, m3 and m4, resistors R1 and R2 for setting a predetermined level of divided voltage, npn bipolar transistor Q3 for driving the final output reference voltage Vref, and a constant current source. One end of the channel is composed of an enMOS transistor m8 connected to ground voltage (Vss).
상기 연산증폭기(A)의 반전단 및 비반전단은 각각 제1 및 제2노드(31)(32)에 연결된다. 상기 npn바이폴라 트랜지스터 Q1은 베이스가 접지되고, 컬렉터는 전원전압 Vdd에 연결되고, 에미터가 상기 제1노드(31)에 연결되어 있다. 상기 트랜지스터 Q11은 베이스가 제1노드(31)에 연결되고, 컬렉터 전원전압 Vdd에 연결되며, 에미터가 상기 엔모오스 트랜지스터 m9의 채널타단에 연결된다. 상기 트랜지스터 Q2는, 베이스가 상기 저항 R1 및 R2 사이의 분압노드(33)에 연결되고, 컬렉터가 전원전압 Vdd에 연결되며, 에미터가 상기 제2노드(32)에 연결되어 있다. 상기 트랜지스터 Q21는, 베이스가 상기 제2노드(32)에 연결되고, 컬렉터가 전원전압 Vdd에 접속되며, 에미터가 상기 엔모오스트랜지스터 m12의 채널 타단에 접속되어 있다. 엔모오스 트랜지스터 m9, m10, m11 및 m12는 각각 상기 트랜지스터 Q11, Q1, Q2 및 Q21의 정전류원으로 동작한다.The inverting end and the non-inverting end of the operational amplifier A are connected to the first and second nodes 31 and 32, respectively. The npn bipolar transistor Q1 has a base grounded, a collector connected to a power supply voltage Vdd , and an emitter connected to the first node 31. The transistor Q11 has a base connected to the first node 31, a collector power supply voltage V dd , and an emitter connected to the other end of the channel of the NMOS transistor m9. The transistor Q2 has a base connected to the voltage divider node 33 between the resistors R1 and R2, a collector connected to a power supply voltage Vdd , and an emitter connected to the second node 32. The transistor Q21 has a base connected to the second node 32, a collector connected to a power supply voltage Vdd , and an emitter connected to the other end of the channel of the enmo transistor m12. The NMOS transistors m9, m10, m11 and m12 operate as constant current sources of the transistors Q11, Q1, Q2 and Q21, respectively.
상기 엔모오스 트래니스터 m6은, 게이트가 상기 연산증폭기(A)의 출력에 연결 되고, 드레인이 상기 제2노드(32)에 접속되면, 소오스가 접지전압 VSS에 접속되어 있다. 상기 트랜지스터 m6의 드레인과 제2노드(32)의 연결은 제2궤환 경로(102)를 형성한다. 상기 엔모오스 트랜지스터 m5는, 게이트가 연산증폭기(A)의 출력에 연결되고, 소오스가 전원전압 VSS에 연결되어 있다. 피모오스 트랜지스터 m1 및 m3와 피모오스 트랜지스터 m2 및 m4는 커런트미터(current mirror) 형의 차동증폭기를 구성하며, 상기 트랜지스터 m2 및 m4의 게이트는 공통으로 접지에 연결되어 있다. 트랜지스터 m2의 드레인은 상기 트랜지스터 m5의 드레인과 연결되어 있다. 상기 피모오스 트랜지스터 m4의 드레인은 상기 제1노드(31)에 제1궤환경로(101)을 통하여 연결된다. 상기 엔모오스 트랜지스터 m7는, 게이트가 상기 연산증폭기(A)의 출력에 연결되고, 소오스가 전원전압 VSS에 연결되며, 드레인이 구동제어노드(34)에 연결되어 있다.When the gate is connected to the output of the operational amplifier A and the drain is connected to the second node 32, the source is connected to the ground voltage V SS . The connection of the drain of the transistor m6 and the second node 32 forms a second feedback path 102. In the NMOS transistor m5, a gate is connected to the output of the operational amplifier A, and a source is connected to the power supply voltage V SS . The PMOS transistors m1 and m3 and the PMOS transistors m2 and m4 constitute a current mirror type differential amplifier, and the gates of the transistors m2 and m4 are commonly connected to ground. The drain of transistor m2 is connected to the drain of transistor m5. The drain of the PMOS transistor m4 is connected to the first node 31 through a first path environment path 101. In the NMOS transistor m7, a gate is connected to the output of the operational amplifier A, a source is connected to the power supply voltage V SS , and a drain is connected to the driving control node 34.
상기 구동제어노드(34)와 접지 사이에 상기 저항 R1 및 R2가 직렬로 연결되어 있다. 상기 저항 R1 및 R2 사이에 분압노드(33)는 상기 npn 바이폴라 트랜지스터 Q2의 베이스에 연결되어 있다. 상기 npn 바이폴라 트랜지스터 Q3는, 컬렉터가 전원전압 VDD에 연결되고, 에미터가 기준전압단 Vref에 연결되어 있다. 기준전압 Vref와 전원전압 VSS사이에는 정전류원으로 동작하는 엔모오스 트랜지스터 m8이 연결되어 있다.The resistors R1 and R2 are connected in series between the driving control node 34 and the ground. The divided node 33 is connected to the base of the npn bipolar transistor Q2 between the resistors R1 and R2. The npn bipolar transistor Q3 has a collector connected to a power supply voltage V DD and an emitter connected to a reference voltage terminal Vref. Between the reference voltage Vref and the power supply voltage V SS is connected an MOS transistor m8 that operates as a constant current source.
제2도의 회로에서 정전류원으로 동작하는 엔모오스 트랜지스터 m8, m9, m10, m11 및 m12의 게이트들은 공통으로 바이어스전압 VB에 접속되어 있어, 상기 트랜지스터들이 포화영역에서 동작하도록 한다.In the circuit of FIG. 2, the gates of the EnMOS transistors m8, m9, m10, m11, and m12, which operate as constant current sources, are commonly connected to the bias voltage V B , causing the transistors to operate in a saturation region.
상기 연산증폭기(A는 CMOS 표준공정에서 제작이 용이하여, 이득 및 오프(offset) 전압은 제2도의 본 발명은 밴드갭 기준전압 회로의 특성에 영향을 미치지 않도록 설계한다. 즉, 이득은 A로 하고 오프전압은 무시할 정도로 가정한다.The operational amplifier (A is easy to manufacture in a CMOS standard process, gain and off The offset voltage is designed so that the present invention of FIG. 2 does not affect the characteristics of the bandgap reference voltage circuit. That is, the gain is A and off The voltage is assumed to be negligible.
또한 모오스 트랜지스터 m6, m5도 같은 크기를 갖는다. 상기 npn 바이폴라 트랜지스터 Q2 및 Q21의 에미터 면적은 Q1 및 Q11의 에미터 면적에 비해 1배 크게하며, 엔모오스 트랜지스터 m9 및 m10의 채널사이즈(Z/L)는 m11 및 m12의 것보다 k배크게한다. 또한, 피모오스 트랜지스터 m3의 채널사이즈는 m1의 채널 사이즈에 비해 k배 크기한다. 엔모오스 트랜지스터 m7의 채널사이즈는 m5 및 m6의 채널사이즈에 비해 C배 크게 설계한다. 여기서, 제2도의 회로에 구성된 모든 모오스 트랜지스터들을 포화영역에서 동작함에 유의하기 바란다.Morse transistors m6 and m5 also have the same size. The emitter area of the npn bipolar transistors Q2 and Q21 is one times larger than the emitter areas of Q1 and Q11, and the channel size (Z / L) of the enMOS transistors m9 and m10 is k times larger than that of m11 and m12. do. In addition, the channel size of the PMOS transistor m3 is k times larger than the channel size of m1. The channel size of the NMOS transistor m7 is designed to be C times larger than the channel sizes of m5 and m6. Note that all MOS transistors configured in the circuit of FIG. 2 operate in the saturation region.
이상의 구성에 기초하여 제2도의 회로의 기준전압 발생에 관한 동작을 먼저 설명한다. 상기 npn 바이폴라 트랜지스터 Q11 및 Q12는 전류 11 및 12가 트랜지스터 Q1 및 Q2의 컬렉터전류 Ic1 및 Ic2와 같은 크기를 갖도록 한다. 그러므로, Q1 및 Q2의 에미터전류는 각각의 에미터-베이스 전압 VBE1및 VBE2의 전위차이에 따라 나타나게 되어, 각각 연산증폭기(A)의 반전단 및 비반전단으로 입력된다.Based on the above configuration, an operation relating to the generation of the reference voltage of the circuit of FIG. 2 will first be described. The npn bipolar transistors Q11 and Q12 allow the currents 11 and 12 to have the same magnitude as the collector currents Ic1 and Ic2 of the transistors Q1 and Q2. Therefore, the emitter currents of Q1 and Q2 appear in accordance with the potential difference between the emitter-base voltages V BE1 and V BE2 , respectively, and are input to the inverting and non-inverting ends of the operational amplifier A, respectively.
비반전단의 전위가 더 높아지는 경우, 연산증폭기(A)의 출력은 Vdd방향으로 증가하게 되어 m5, m6 및 m7을 흐르는 전류는 증가하게 된다. 만약 I2가 일정하다고 가정하면, 엔모오스 트랜지스터 m6의 전류 I2"의 증가는 I2'의 감소로 이어지며 그 결과 제2노드(32)의 전위는 강하된다. 한편 엔모오스 트랜지스터 m5의 채널전류의 증가는 전류미러인 m1 및 m3에 의한 m4의 채널전류를 증가시키게 되어, m4로 부터 제1노드(31)에 이르는 제1궤환경로(101)이 형성된다. 만약 I1이 일정하다면, I2"의 증가는 I2'의 증가로 이어짐에 따라, 제1노드(31)의 전위는 상승한다. 이러한 메카니즘은 상기 연산증폭기(30)의 출력전위를 일정하게 유지시키는 역할을 하게 됨을 알 수 있다. 이 경우, 엔모오스 트랜지스터 m7의 전류 I3의 증가는 구동제어노드(34)의 전위를 낮게하여 기준전압 Vref가 더이상 증가하지 않도록 한다.When the potential of the non-inverting stage becomes higher, the output of the operational amplifier A increases in the direction of V dd so that the current flowing through m5, m6 and m7 increases. If I 2 is assumed to be constant, an increase in the current I 2 ″ of the enMOS transistor m6 leads to a decrease in I 2 ′, and as a result, the potential of the second node 32 drops. Increasing the current increases the channel current of m4 by the current mirrors m1 and m3, so that a first path environment path 101 is formed from m4 to the first node 31. If I 1 is constant, in accordance with the I 2 "is continued to increase in the increase of the I 2 ', the potential of the first node 31 is raised. It can be seen that this mechanism serves to keep the output potential of the operational amplifier 30 constant. In this case, the increase in the current I 3 of the enMOS transistor m7 lowers the potential of the drive control node 34 so that the reference voltage Vref no longer increases.
반대로, 비반전단의 전위가 더 낮은 경우에는 전술한 상황과 반대로 됨을 잘 알 수 있다.On the contrary, when the potential of the non-inverting stage is lower, it can be seen that the above situation is reversed.
그러면, 상기 제2도의 회로에서 베이스-에미터간 전압 VBE에 포함된 고차 PTAT성분을 어떻게 보상할 수 있는지에 관하여 설명할 것이다. 연산증폭기(30)의 비반전단으로 부터 제1노드(31)로 흐르는 전류 I1은 I1= IE1-IB11이다. 그리고 IE1=(1+β)IB1, IC1=β1 IB1, IE11=(1+β11)IB11나타낼 수 있다. Q1 및 Q2의 바이어스전류는 m9 및 m10에 의해 서로 같고(I1'I1 IE1) Q1 및 Q11의 에미터면적이 같으므로 β1=β11이다. 따라서, I1= IC1이다. 한편, 분압노드(33)의 전압 Va는 Q1 및 Q2의 베이스-에미터간 전압 VBE1및 VBE2에 의해 결정된다. 즉, Va=VBE2-VBE1=VT[In(Ic2/(Is·l·A))-In(Ic1/(Is·A)]VTIn(I2/(I1·1))…(3)로 나타난다. 식(3)에서 A는 에미터면적을 표시한다. 또한 식(3)에서 I2=I2'+I22", I2=I2'+I1"이고, m10이 m11보다 k베 크므로 I1'=kI2'이고, m3이 m1보다 k배 크고 m7이 m5보다 C배 크므로I3이다. 따라서 상기 식(3)은 Va=VTln[(I2'+(I3/C))/ (I2'-(I3/C)·[1/k·1]…(4)로 표현할 수 잇다. 식(4)에서, I2'≫I3가 되도록 회로를 설계하면, VaVTIn (1/K·1)(1+(2/(C·I2'·RI)·Vr…(5). 식(4)로부터 식(5)가 유도되는 과정은 다음과 같다.Then, how to compensate the higher order PTAT components included in the base-emitter voltage V BE in the circuit of FIG. 2 will be described. The current I 1 flowing from the non-inverting end of the operational amplifier 30 to the first node 31 is I 1 = I E1 -I B11 . And I E1 = (1 + β) I B1 , I C1 = β1 I B1 , I E11 = (1 + β11) I B11 . The bias currents of Q1 and Q2 are equal to each other by m9 and m10 (I 1 ' I 1 I E1 ) β1 = β11 since the emitter areas of Q1 and Q11 are the same. Therefore, I 1 = I C1 . On the other hand, the voltage Va of the divided node 33 is determined by the base-emitter voltages V BE1 and V BE2 of Q1 and Q2. That is, Va = V BE2 -V BE1 = V T [In (Ic 2 / (Is · l · A)) — In (Ic 1 / (Is · A)] V T In (I 2 / (I 1 · 1))... Appears as (3). In Eq. (3), A denotes the emitter area. Also, in Eq. (3), I 2 = I 2 '+ I 22 ", I 2 = I 2 ' + I 1 ", and m 1 is larger than m11, so I 1 '= kI 2 ' and m3 is higher than m1. k times larger and m7 is C times larger than m5 I'm three . Therefore, Equation (3) is represented by Va = V T ln [(I 2 ′ + (I 3 / C)) / (I 2 ′-(I 3 / C) · [1 / k · 1]… (4) In Eq. (4), if we design the circuit so that I 2 '''' I 3 , Va is V T In (1 / K · 1) (1+ (2 / (C · I 2 '· RI) .Vr ... (5).) The process of deriving equation (5) from equation (4) is as follows.
식(4b)에서,《1이라 가정하면, 식(4b)는로 된다.In equation (4b), Assuming " 1, equation (4b) is It becomes
여기서 상기 분압전압 Va는 고차 PTAT 성분까지 포함하고 있음을 알 수 있다. 트랜지스터 Q3의 베이스에 접속된 구동제어노드(34)에서 (+(R2/R1))·Va의 전압이 걸린다. 결과적으로, 기준전압 Vref는Here, it can be seen that the divided voltage Va includes high order PTAT components. A voltage of (+ (R2 / R1)) · Va is applied to the drive control node 34 connected to the base of the transistor Q3. As a result, the reference voltage Vref is
Vref=-VBE3+(1+(R2/R1))·VaV ref = -V BE3 + (1+ (R2 / R1)) Va
=-VBE3-(1+(R2/R1)) ln Kl-(1+R2/R1) ln Kl·(2/(C·I2'·R1))VT 2 = -V BE3 - (1+ (R2 / R1)) ln Kl- (1 + R2 / R1) ln Kl · (2 / (C · I 2 '· R1)) V T 2
=-[VBE3+(1+(R2/R1))·VT·ln(1/k1)(1+(2VT/(C·I2'·R1)))]로 나타난다.= - represented by [V BE3 + (1+ (R2 / R1)) · V T · ln (1 / k1) (1+ (2V T / (C · I 2 '· R1)))].
위 식에서 상기 최종적으로 구하여 얻어진 Vref의 식을 살펴보면, 본 발명에 따른 기준전압이 고차 PTAT 성분을 포함하고 있음으로 제3도의 그래프의 커브 b'와 같이 온도특성이 종래의 커브 a'에 비하여 크게 개선되엇음을 알 수 있다.Looking at the equation of Vref finally obtained from the above equation, since the reference voltage according to the present invention includes a higher order PTAT component, the temperature characteristic is significantly improved compared to the conventional curve a 'as shown in curve b' of the graph of FIG. You can see that.
상술한 바와 같이, 본 발명은 밴드갭 기준전압 회로에 잇어서 온도를 따른 고차 PTAT을 보상하는 효과가 있다.As described above, the present invention has the effect of compensating for the higher order PTAT over temperature in the bandgap reference voltage circuit.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021695A KR950003019B1 (en) | 1991-11-29 | 1991-11-29 | Band gab voltage recurrent circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021695A KR950003019B1 (en) | 1991-11-29 | 1991-11-29 | Band gab voltage recurrent circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011446A KR930011446A (en) | 1993-06-24 |
| KR950003019B1 true KR950003019B1 (en) | 1995-03-29 |
Family
ID=19323845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910021695A KR950003019B1 (en) | 1991-11-29 | 1991-11-29 | Band gab voltage recurrent circuit |
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| Country | Link |
|---|---|
| KR (1) | KR950003019B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692481B2 (en) | 2007-11-15 | 2010-04-06 | Electronics And Telecommunications Research Institute | Band-gap reference voltage generator for low-voltage operation and high precision |
-
1991
- 1991-11-29 KR KR1019910021695A patent/KR950003019B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692481B2 (en) | 2007-11-15 | 2010-04-06 | Electronics And Telecommunications Research Institute | Band-gap reference voltage generator for low-voltage operation and high precision |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011446A (en) | 1993-06-24 |
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