KR950002297A - Parallel Distributed Sample Scrambling System - Google Patents

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KR950002297A
KR950002297A KR1019930011200A KR930011200A KR950002297A KR 950002297 A KR950002297 A KR 950002297A KR 1019930011200 A KR1019930011200 A KR 1019930011200A KR 930011200 A KR930011200 A KR 930011200A KR 950002297 A KR950002297 A KR 950002297A
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    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
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Abstract

전송 속도 보다 낮은 속도에서 이진 데이타를 스크램블링할 수 있는 고정 크기의 패킷 전송을 위한 병렬 분산 표본 스크램블링 시스템에 관한 것으로써, 병렬 스크램블러는 병렬 시프트 레지스터 제너레이터(PSRG)(61), 표본 회로(62), 병렬 스크램블링 회로(63) 및 다중화기(64)를 포함하고 있다. 병렬 스크램블링 회로(63)는 입력 데이타 수욜에 상기 PSRG(61)로 부터의 병렬 수열을 더해줌으로써 병렬 스크램블링 기능을 수행한다. 병렬 역스크램블러는 역다중화기(DEMUX)(70), 병렬 시프트 레지스터 제너레이터(66), 표본 회로(67), 비교 회로(68), 정정 회로(65) 및 병렬 역스크래블링 회로(69)를 포함하고 있다. 표본 회로(67)는 표본 전달에 이용될 수 있는 전송 채널 슬롯에 따라 PSRG(66)로 부터 표본값을 발생한다. 비교 회로(68)는 표본 회로(67)에 연결되어 있으며, 표본 회로(67)에 의해 발생되는 샘플값과 스크램블러측으로 부터 전송된 표본값을 비교하는 기능을 수행한다. 정정 회로(65)는 비교 회로(68)에 연결되어 있으며, 비교 회로(68)로 부터의 비교 결과에 따라 표본값을 정정하는 기능을 수행한다. 정정 회로(65)의 출력은 PSRG(66)에 인가되도록 구성된다. 병렬 역스크램블링 회로(69)는 DEMUX(70)로 부터의 스크램블된 데이타 수열에 PSRG(66)으로 부터의 병렬 수열을 더해줌으로써 스크램블된 데이타 수열의 역스크램블링을 수행한다.A parallel distributed sample scrambling system for fixed-size packet transmission capable of scrambled binary data at rates lower than the transmission rate, wherein the parallel scrambler is a parallel shift register generator (PSRG) 61, a sample circuit 62, The parallel scrambling circuit 63 and the multiplexer 64 are included. The parallel scrambling circuit 63 performs a parallel scrambling function by adding the parallel sequence from the PSRG 61 to the input data quantity. The parallel descrambler includes a demultiplexer (DEMUX) 70, a parallel shift register generator 66, a sample circuit 67, a comparison circuit 68, a correction circuit 65 and a parallel descrambler circuit 69. have. Sample circuit 67 generates sample values from PSRG 66 according to the transmission channel slots available for sample delivery. The comparison circuit 68 is connected to the sample circuit 67, and performs a function of comparing the sample value generated by the sample circuit 67 with the sample value transmitted from the scrambler side. The correction circuit 65 is connected to the comparison circuit 68 and performs a function of correcting the sample value according to the comparison result from the comparison circuit 68. The output of the correction circuit 65 is configured to be applied to the PSRG 66. The parallel descrambling circuit 69 performs descrambling of the scrambled data sequence by adding the parallel sequence from the PSRG 66 to the scrambled data sequence from the DEMUX 70.

Description

병렬 분산 표본 스크램블링 시스템Parallel Distributed Sample Scrambling System

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 직렬 입력 데이타 수열의 포맷을 도시하는 도면.1 is a diagram showing a format of a serial input data sequence.

Claims (8)

고정 크기의 패킷을 전송하기 위한 병렬 분산 표본 스크램블링 시스템에 있어서, 다수의 시프트 레지스터및 다수의 모듈로-2 가산기를 포함하고 있으며, 입력되는 데이타 수열의 병렬 스크램블링을 위한 병렬 수열을 발생하기위한 병렬 시프트 레지스터 제너레이터와; 표본 전달에 이용될 수 있는 전송채널 슬롯에 따라 상기 병렬 시프트 레지스터제너레이터로부터 표본을 발생하기 위한 표본수단과; 병렬 입력 데이타 수열에 상기 병렬 시프트 레지스터 제너레이터로부터의 병렬 수열을 모듈로-2 연산함으로써 병렬 스크램블링 기능을 수행하기 위한 병렬 스크램블링 수단; 및 상기 병렬스크램블링 수단으로부터의 스크램블된 데이타 수열을 다중화하기 위한 다중화 수단을 포함해서 이루어진 병렬 분산 표본 스크램블링 시스템.A parallel distributed sample scrambling system for transmitting fixed size packets, comprising a plurality of shift registers and a plurality of modulo-2 adders, and a parallel shift for generating parallel sequences for parallel scrambling of the input data sequence. A register generator; Sampling means for generating a sample from the parallel shift register generator according to a transport channel slot available for sample transfer; Parallel scrambling means for performing a parallel scrambling function by modulo-2 calculating a parallel sequence from the parallel shift register generator to a parallel input data sequence; And multiplexing means for multiplexing the scrambled data sequence from the parallel scrambling means. 제1항에 있어서, 상기 병렬 시프트 레지스터 제너레이터는, 상기 다수의 시프트 레지스터에 대한 상태 천이 행렬을 발생하기 위한 시프트 레지스터 제너레이터 엔진부와; 입력 데이타 수열의 스크램블링을 위한 병렬 수열발생수단을 포함하는 것을 특징으로 하는 병렬 분산 표본 스크램블링 시스템.2. The apparatus of claim 1, wherein the parallel shift register generator comprises: a shift register generator engine section for generating state transition matrices for the plurality of shift registers; A parallel distributed sample scrambling system comprising parallel sequence generating means for scrambling an input data sequence. 제2항에 있어서, 상기 병렬 스크램블링 수단은 다수의 모듈로-2 가산기를 포함하는 것을 특징으로 하는 병렬 분산 표본 스크램블링 시스템.3. The parallel distributed sample scrambling system of claim 2, wherein the parallel scrambling means comprises a plurality of modulo-2 adders. 고정 크기의 패킷을 전송하기 위한 병렬 분산 표본 역스크램블링 시스템에 있어서, 다중화된 스크램블 데이타 수열을 역다중화하기 위한 역다중화 수단; 다수의 시프트 레지스터 및 다수의 모듈로-2 가산기를 포함하고 있으며,스크램블링된 데이타 수열의 병렬 역스크램블링을 위한 병렬 수열을 발생하기 위한 병렬 시프트 레지스터 제너레이터; 표본 전달에 이용될 수 있는 전송채널 슬롯에 따라 상기 병렬 시프트 레지스터 제너레이터로부터 표본을 발생하기 위한 표본수단; 상기 표본수단에 연결되어 상기 표본수단에 의해 발생되는 표본과 스크램블링 시스템으로부터 전송된 샘플을 비교하기 위한 비교수단; 상기 비교수단에 연결되어 상기 비교수단으로부터의 비교결과에 따라 샘플을 정정하기 위한 정정수단; 및 상기 역다중화 수단으로부터의 스크램블된 데이타 수열에 상기 병렬 시프트 레지스터 제너레이터로부터의 병렬수열을 모듈로-2 연산함으로써 스크램블된 데이타 수열의 병렬 역스크램블링을 수행하기 위한 병렬 역스크램블링 수단을포함하는 것을 특징으로 하는 병렬 분산 표본 스크램블링 시스템.CLAIMS 1. A parallel distributed sample descrambling system for transmitting fixed size packets, comprising: demultiplexing means for demultiplexing multiplexed scrambled data sequences; A parallel shift register generator including a plurality of shift registers and a plurality of modulo-2 adders, for generating a parallel sequence for parallel descrambling of a scrambled data sequence; Sampling means for generating a sample from the parallel shift register generator according to a transport channel slot that may be used for sample transfer; Comparison means connected to said sample means for comparing a sample generated by said sample means with a sample transmitted from a scrambling system; Correction means connected to said comparison means for correcting a sample according to a comparison result from said comparison means; And parallel descrambling means for performing parallel descrambling of the scrambled data sequence by modulo-2 operation of the parallel sequence from the parallel shift register generator to the scrambled data sequence from the demultiplexing means. Parallel distributed specimen scrambling system. 제4항에 있어서, 상기 병렬 시프트 레지스터 제너레이터는, 상기 다수의 시프트 레지스터에 대한 상태 천이 행렬을 발생하기 위한 시프트 레지스터 제너레이터 엔진부와; 스크램블된 데이타 수열의 역스크램블링을 위한 병렬 수열발생수단을 포함하는 것을 특징으로 하는 병렬 분산 표본 스크램블링 시스템.5. The apparatus of claim 4, wherein the parallel shift register generator comprises: a shift register generator engine section for generating state transition matrices for the plurality of shift registers; A parallel distributed sample scrambling system comprising parallel sequence generating means for descrambling a scrambled data sequence. 제5항에 있어서, 상기 비교수단은 다수의 모듈로-2 가산기를 포함하는 것을 특징으로 하는 병렬 분산 표본스크램블링 시스템.6. The parallel distributed sample scrambling system of claim 5, wherein the comparing means comprises a plurality of modulo-2 adders. 제6항에 있어서, 상기 정정수단은 표본 펄스가 인가되는 한 입력과 상기 비교수단내의 다수의 모듈로-2 가산기중 한 가산기의 출력에 접속된 한 입력을 각각 갖고 있는 다수의 논리곱수단을 포함하는 것을 특징으로 하는 병렬 분산 표본 스크램블링 시스템.7. The apparatus according to claim 6, wherein the correction means comprises a plurality of AND products each having an input as long as a sample pulse is applied and an input connected to the output of one of the plurality of modulo-2 adders in the comparison means. Parallel distributed sample scrambling system, characterized in that. 제7항에 있어서, 상기 병렬 역스크램블링 수단은 다수의 모듈로-2 가산기를 포함하는 것을 특징으로 하는병렬 분산 표본 스크램블링 시스템.8. The parallel distributed sample scrambling system of claim 7, wherein the parallel descrambling means comprises a plurality of modulo-2 adders. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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* Cited by examiner, † Cited by third party
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KR100374354B1 (en) * 1999-07-07 2003-03-04 삼성전자주식회사 Method and apparatus for generation scrambling code in umts mobile communication system
KR100434262B1 (en) * 1999-08-17 2004-06-04 엘지전자 주식회사 Multi scrambling code generation method for down link
KR101717946B1 (en) * 2015-09-24 2017-03-20 한국철도기술연구원 Apparatus and method for digital signal processing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100374354B1 (en) * 1999-07-07 2003-03-04 삼성전자주식회사 Method and apparatus for generation scrambling code in umts mobile communication system
KR100434262B1 (en) * 1999-08-17 2004-06-04 엘지전자 주식회사 Multi scrambling code generation method for down link
KR101717946B1 (en) * 2015-09-24 2017-03-20 한국철도기술연구원 Apparatus and method for digital signal processing
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