KR950002072B1 - Digital filter - Google Patents
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Abstract
Description
제1도는 종래의 필터 계수 배열 방법.1 is a conventional filter coefficient arrangement method.
제2도는 본 발명이 적용되는 변형된 트랜스버설(Transversal).2 is a modified Transversal to which the present invention is applied.
제3도는 디지틀 대역 분할 주파수 변환 개념 블럭도.3 is a conceptual block diagram of digital band division frequency conversion.
제4도는 변형된 필터 뱅크 블럭도.4 is a modified filter bank block diagram.
제5도는 본 발명의 필터 계수 배열도.5 is a filter coefficient arrangement diagram of the present invention.
제6도는 필터 차수가 4차 일때의 계수 배열 예시도.6 is a diagram illustrating coefficient arrangement when the filter order is 4th order.
제7도는 하드웨어 구현에 따른 구성도.7 is a schematic diagram of a hardware implementation.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
201 : 입력 데이타와 필터 계수를 곱함201: Multiply input data by filter coefficients
202 : 지연된 항과 최근 계산된 항을 서로 더함202: add the delayed term and the most recently calculated term
203 : 입력 데이타가 들어오는 시간 만큼 그 이전 항을 지연함203: delays the previous term by the time the input data comes in
204 : 필터 계수204 filter coefficients
205 : 입력 데이타가 지연없이 동시에 들어감205: Input data enters simultaneously without delay
301 : A/D 변환된 디지틀 실수 입력 데이타301: A / D converted digital real input data
302 : 복소 주파수 변환을 위한 곱셈302: Multiplication for Complex Frequency Conversion
303 : 분할하려는 대역만을 통과시키는 저역 통과 필터303: Low pass filter for passing only the band to be divided
304 : 대역 분할을 위한 필터링의 후의 데시메이션304: Post-decimation of filtering for band division
305 : 대역 분할되어 기저 대역으로 주파수 변환된 한 채널의 출력305: Output of one channel band-divided and frequency converted to base band
401 : 주파수 변환 항을 필터 계수에 포함시킨 변형된 필터401: Modified filter including frequency transform term in filter coefficients
402 : 필터 뱅크를 변형하면서 생긴 오차를 보정하기 위한 항402: term for correcting errors caused by deforming the filter bank
701 : 허수 필터링을 위한 필터701: filter for imaginary filtering
702 : 실수 필터링을 위한 필터702: filter for real number filtering
703 : 스웹 기능을 갖는 필터703: filter with swept function
704 : 1/2로 줄어든 데시메이션704: decimation reduced to 1/2
본 발명은 고속 탐사 시스템과 같은 광대역 신호의 디지틀 고속 처리가 요구될 때, 대역을 분할해서 처리하는 디지틀 대역 분할 주파수 변환에 관한 것으로, 특히 디지틀 필터를 이용한 대역 분할 및 주파수 복소 변환을 행할 경우 하드웨어 복잡도를 줄이고 경제성을 살릴 수 있는 필터 계수의 효과적인 배열 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital band division frequency conversion for dividing a band when digital high speed processing of a wideband signal such as a high speed exploration system is required. The present invention relates to an effective arrangement method of filter coefficients which can reduce the cost and save the economics.
본 발명의 목적은 광대역 신호의 대역을 분할하고 기저 대역으로 주파수 변환을 하여 처리함에 있어 디지틀 필터의 계수를 효과적으로 배열하여 하드웨어 구현시 복잡한 구성을 배제하도록 한 필터 계수 배열 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of arranging filter coefficients so as to exclude complex configurations in hardware implementation by effectively arranging coefficients of a digital filter in dividing a band of a wideband signal and performing frequency conversion into a base band.
상기 목적을 달성하기 위하여 본 발명은 실수 입력 데이타를 2 : 1 데시메이션을 겸한 필터링을 구현할 때의 필터 계수 배열 방법에 있어서, 필터 계수에 대해 메모리의 한 부분에는 복소 필터 계수중 짝수 항만 배열하고, 컨볼루션 연산의 첫 항 계산에 사용될 계수는 0으로 하며, 메모리의 다른 부분에는 복소 필터 계수중 홀수 항만 배열하고 컨볼루션 연산의 마지막 항 계산에 사용될 계수는 0으로 하며, 복수 필터 계수중 실수 필터 계수(제5도의 rr(n)항들)를 허수 필터 계수(제5도의 ir(n)항들)보다 먼저 컨볼루션 연산에 사용되도록 한 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of arranging filter coefficients when real-time input data is combined with 2: 1 decimation, wherein only even terms of complex filter coefficients are arranged in a portion of memory with respect to the filter coefficients. The coefficient to be used for calculating the first term of the convolution operation is 0, the odd number of complex filter coefficients is arranged in the other part of memory, and the coefficient to be used for calculating the last term of the convolution operation is 0, and the real filter coefficient among the multiple filter coefficients is used. (Rr (n) terms in FIG. 5) are used in the convolution operation before the imaginary filter coefficients (ir (n) terms in FIG. 5).
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다. 먼저, 본 발명의 기술에서 사용되는 용어에 대한 설명을 살펴보면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; First, a description of terms used in the technology of the present invention is as follows.
1. 디지틀 FIR(Finite-Iength Impulse Response) 필터1. Digital Finite-Iength Impulse Response (FIR) Filters
디지틀 필터는 주어잔 입력 신호 열(sequence)x(n)을 희망하는 출력 신호 열 y(n)으로 변환하는 디지틀 시스템이다. 입력 신호 x(n)에서 고주파 성분을 제거하고 저주파 성분만을 출력 신호로 만드는 것을 저역 통과 필터라고 한다.The digital filter is a digital system that converts a given input signal sequence x (n) into a desired output signal sequence y (n). Removing the high frequency component from the input signal x (n) and making only the low frequency component an output signal is called a low pass filter.
입력 신호가 단위 임펄스일 때의 출력 h(n)을 임펄스 응답이라 하며, h(0), h(1), h(2) … h(n)을 필터 계수라고 하며, 이것이 디지틀 필터를 표현하는 기본 전달 함수이다.The output h (n) when the input signal is a unit impulse is called an impulse response, and h (0), h (1), h (2)... h (n) is called the filter coefficient and this is the basic transfer function that represents the digital filter.
n=0에서만 1이고 그외는 모두 0인 단위 임펄스를 입력 신호로 할 때 상수 N이 아무리 크다고 할지라도 n＞N에 대해 출력 h(n)이 모두 0이 되면 이때의 전달 함수를 FIR 함수라 하며 이것이 필터 계수로 사용된 필터를 FIR 필터라 한다.When the unit impulse that is 1 only in n = 0 and all others is 0 as input signal, even if the constant N is large, when the output h (n) becomes 0 for n> N, the transfer function is called FIR function. The filter used as the filter coefficient is called an FIR filter.
2. 디지틀 필커링(컨볼루션)2. Digital Pillaring (Convolution)
입력 신호 열을 x(n), 출력 신호 열을 y(n), 임펄스 응답을 h(n)이라 할 때Let x (n) be the input signal stream, y (n) the output signal stream, and h (n) the impulse response.
이 필터링 계산이며, 컨볼루션이라고도 한다.This is a filtering calculation, also called convolution.
N=4일 때, 즉 필터의 차수가 4일 때의 계산은 다음과 같다.When N = 4, that is, when the order of the filter is 4, the calculation is as follows.
3. 변형된 트랜스버설(modified transversal) 필터3. Modified transversal filter
2항의 필터링 계산에서 x(n)의 입력 순서는 x(-3), x(-2), x(-1), x(0), x(1), x(2), x(3)…이므로 출력 y(n)의 계산을 보면 h(0)는 가장 최근의 입력 값과 곱해지고, h(1)는 바로 그 전의 입력 값, h(2)는 그 이전의 입력 값…들과 곱해진 다음 더해져서 하나의 출력 값이 된다. 이것은 다음과 같이 변형될 수 있다.The order of input of x (n) in the filtering calculation of 2 is x (-3), x (-2), x (-1), x (0), x (1), x (2), x (3) … Since the calculation of output y (n) shows that h (0) is multiplied by the most recent input value, h (1) is the previous input value, h (2) is the previous input value. Multiplied by them and then added to form a single output value. This can be modified as follows.
즉, x(0)가 입력되었을 때 모든 필터 계수들과 곱하고 각 곱해진 항들을 다음 데이타가 입력될 때까지 지연한다.That is, when x (0) is input, it is multiplied by all the filter coefficients and each delayed term is delayed until the next data is input.
x(1)이 입력되었을 때 모든 필터 계수들과 곱하고 이전에 지연된 항을 최근 곱셈된 항에 더한다. 그리고, 디음 데이타가 입력될 때까지 지연한다.When x (1) is entered, it multiplies with all the filter coefficients and adds the previously delayed term to the recently multiplied term. Then, the delay is delayed until the tone data is input.
x(2), -x(n)의 입력 시는 x(1)의 입력 때의 계산을 반복하며 필터 차수 만큼 곱셈, 지연, 덧셈을 반복하면 출력 값이 된다.When inputting x (2) and -x (n), the calculation at the input of x (1) is repeated. If the multiplication, delay, and addition are repeated by the filter order, the output value is obtained.
이를 필터 차수 4차에 대한 예로 나타내면 다음과 같다.An example of the fourth order filter is as follows.
이를 이용한 것이 제2도와 같은 변형된 트랜스버설 필터 구조이다.Using this is a modified transverse filter structure as shown in FIG.
4. 복소 필터링 계산4. Complex Filtering Calculation
복소 필터링은 입력 신호 열에 대해서 실수 전달 함수 h(n)에 대한 필터링과 허수 전달 함수 h(n)에 대한 필터링 계산을 각각 행하는 것으로 입력이 행하는 것으로 입력이 실수 데이타여도 출력은 복소 데이타가 된다.Complex filtering is performed by performing filtering calculations on the real transfer function h (n) and filtering on the imaginary transfer function h (n) on the input signal stream, respectively. Even if the input is real data, the output is complex data.
5. 복수(Quadrature) 주파수 변환5. Quadrature Frequency Conversion
시각 영역의 신호 x(n)을 후리에 변환을 하면 x(ejwn)와 같이 주파수 영역으로 표현되는데 x(n)에 ejwon를 후리에 변환을 하여 주파수 영역에서 보면 Xej(w-wo)n와 같이 주파수가 변환된다.When converting the signal x (n) in the time domain to Fourier x (e jwn) is represented in the frequency domain, such as by converting the e jwon in kimono on x (n) In the frequency domain Xe j (w-wo) The frequency is converted as in n .
따라서 변환하려는 주파수wo를 고려하여 ejwon를 x(n)에 곱해주는 것이 바로 주파수 변환이다.Therefore, considering the frequency wo to be converted, multiplying e jwon by x (n) is frequency conversion.
6. 대역 분할 복소 주파수 변환6. Band Division Complex Frequency Conversion
광대역의 신호를 처리할 경우 한번에 처리하면 처리 데이타가 너무 많으므로 대역을 분할하는 서브 대역으로 중심 주파수를 중심으로 복소 주파수 변환을 하여 기저 대역으로 변환하고 저역 통과 필터를 이용하여 그 대역 만큼 필터링 하는 것을 말한다.In the case of processing a wideband signal, processing data is too much at once, so it is necessary to perform complex frequency conversion around the center frequency as the sub band dividing the band to convert it to the base band, and filter by that band using a low pass filter. Say.
7. 데시메이션7. Decimation
아날로그 신호를 A/D 변환을 하여 디지틀 신호열로 바꾸었을 때 이를 x(0), x(1), x(2), x(3), x(4), x(5), x(6), x(7)…이라 하면 이들 중에서 x(0), x(2), x(4), x(6), x(8)…들을 뽑아냈을 때를 2 : 1 데시메이션, x(0), x(3), x(6), x(9)…들을 뽑아냈을 때를 3 : 1 데시메이션 되었다고 표현한다.When analog signal is converted to digital signal sequence by A / D conversion, it is x (0), x (1), x (2), x (3), x (4), x (5), x (6) , x (7)... In this case, x (0), x (2), x (4), x (6), x (8). 2: 1 decimation, x (0), x (3), x (6), x (9)... Express them as 3: 1 decimation when they were pulled out.
본 발명의 배열 방법을 기술하기 전에 관련 이론에 대하여 기술해 보면, 디지틀 대역 분할 주파수 변환은 제3도와 같이 분할하려는 서브 대역의 중심 주파수를 기저 대역으로 주파수 변환하고, 저역 통과 필터를 이용하여 그 대역 만큼 필터링을 한 다음 줄어든 샘플링 속도 비율 만큼 데시메이션(decimation)을 하므로서 실현된다. 그러나, 샘플링 전의 주파수 변환을 위한 곱셈 항은 하드웨어 구현시 복잡도를 증가시키므로 이를 필터 계수항에 포함시키므로서 제4도와 같이 변형된 필터 뱅크 구조가 된다.Before describing the arrangement method of the present invention, the related theory will be described. In the digital band division frequency conversion, the center frequency of the sub band to be divided is converted into baseband as shown in FIG. This is achieved by filtering as much as possible and then decimating by a reduced sample rate ratio. However, since the multiplication term for frequency conversion before sampling increases the complexity in hardware implementation, the multiplication term is included in the filter coefficient term, resulting in a modified filter bank structure as shown in FIG.
제3도에서 K는 대역을 분할하는 계수를 나타내며, M은 데시메이션 항으로서, 이론적으로 K 보다 같거나 작아야 한다. WK는 ej(2/K)를 나타내고, Wk는 2πk/K를 나타내며 대역을 K로 나누었을 때 각 서브 대역의 중심 주파수를 나타낸다. 여기서 k=0, 1, 2…K-1를 K를 나타낸다.In FIG. 3, K denotes a coefficient for dividing the band, and M is a decimation term, which should theoretically be less than or equal to K. W K represents e j (2 / K) , W k represents 2πk / K, and the center frequency of each sub band when the band is divided by K. Where k = 0, 1, 2... K-1 represents K.
결국 디지틀 대역 분할 주파수 변환은 주파수 변환 항을 포함한 필터 계수를 만들어 필터링 하고 데시메이션을 하는 것으로 간략화 된다. 디지틀 필터링이란 기본적으로 곱셈과 덧셈으로 이루어지며 그리고 대역 분할 주파수 변환은 필터링 후 필연적으로 데시메이션이 뒤따르므로 필터 계수를 효과적으로 메모리(또는 레지스터)에 배치하면 곱셈하면 곱셈의 횟수를 줄이면서 바로 데시메이션 결과를 얻을 수 있음이 본 발명의 요지이다.Finally, digital band division frequency transformation is simplified by creating, filtering, and decimating filter coefficients that include frequency transformation terms. Digital filtering basically consists of multiplication and addition, and band-division frequency conversion inevitably follows decimation after filtering, so if filter coefficients are effectively placed in memory (or registers), multiplication reduces the number of multiplications immediately. It is the gist of the present invention that the results can be obtained.
종래의 배열 방법은 제1도와 같은 데 이는 입력 데이타가 복소 데이타이며, 데시메이션을 하지 않고 복소 필터링만을 행할 경우에 효과적인 방법이 되겠지만 입력 데이타가 실수 데이타이고 데시메이션을 해야하는 경우에 적용이 어렵다. 도면에서 ircn은 허수 필터 계수, vr(n) : 실수 필터 계수를 나타내며, 필터 차수는 31차이다.The conventional arrangement method is similar to that of FIG. 1, which is an effective method when the input data is complex data and only complex filtering is performed without decimation, but it is difficult to apply when the input data is real data and decimation is required. In the figure, ircn represents an imaginary filter coefficient, vr (n): real filter coefficient, and the filter order is 31st order.
제5도와 같은 본 발명의 배열 방법은 실수 입력 데이타를 2 : 1 데시메이션을 겸한 필터링을 할 경우 하드웨어 복잡도를 줄이고, 경제성을 살릴 수 있는 하드웨어 구현을 가능하게 한다.The arrangement method of the present invention as shown in FIG. 5 enables hardware implementation that can reduce hardware complexity and save economics when filtering real input data with 2: 1 decimation.
제2도와 같이 변경된 트랜스버설 필터 구조를 갖는 필터 칩을 이용하고 본 발명의 배열 방법을 이용하여 필터 차수가 4차인 것을 예로 들면 연산 과정은 다음과 같다. 4차에 대한 필터 계수 배열은 제6도와 같다. x(0), x(1), x(2), x(3), x(4)…순으로 입력될 때 x(짝수)는 B의 필터 계수와, 그리고, x(홀수)는 레지스터 A의 필터 계수와 컨볼루션 연산을 하면 다음과 같이 된다.Using the filter chip having the transversal filter structure modified as shown in FIG. 2 and using the arrangement method of the present invention, the filter order is 4th order. The array of filter coefficients for the fourth order is shown in FIG. x (0), x (1), x (2), x (3), x (4)... When inputted in order, x (even) is convolution operation with filter coefficient of B and x (odd) with filter coefficient of register A as follows.
앞의 연산 과정에서 화살표로 표시된 대로 덧셈을 하면If you add as indicated by the arrow in the previous operation,
x(0)0+x(1)0+x(2)ir(3)+(3)ir(2)+x(4)ir(1)+x(5)ir(0)x (0) 0 + x (1) 0 + x (2) ir (3) + (3) ir (2) + x (4) ir (1) + x (5) ir (0)
와 같이 되고 이는 허수 필터링의 결과이며, 또한 점선 화살표와 같이 덧셈을 하면Which is the result of imaginary filtering, and when you add it like a dashed arrow
x(1)0+x(2)rr(3)+x(3)rr(2)+x(4)rr(1)+x(5)rr(0)+x(6)0x (1) 0 + x (2) rr (3) + x (3) rr (2) + x (4) rr (1) + x (5) rr (0) + x (6) 0
와 같이 되어, 이는 실수 필터링의 결과임을 알 수 있다.It can be seen that this is the result of real filtering.
점선 화살표 아래 항들을 같은 방법으로 덧셈을 하면If you add terms under the dotted arrow in the same way,
x(2)0+x(3)x+x(4)ir(3)+x(5)ir(2)+x(6)ir(1)+x(7)ir(0)x (2) 0 + x (3) x + x (4) ir (3) + x (5) ir (2) + x (6) ir (1) + x (7) ir (0)
이 되어 허수 필터링, 그 아래 항들을 같은 방법으로 덧셈을 하면Imaginary filtering, the terms below are added in the same way
x(3)0+x(4)rr(3)+x(5)r(2)+x(6)rr(1)+x(7)rr(1)+x(8)0x (3) 0 + x (4) rr (3) + x (5) r (2) + x (6) rr (1) + x (7) rr (1) + x (8) 0
이 되어 실수 필터링 결과가 된다.This results in a real filtering.
따라서 필터링의 결과가 허수 항, 실수 항이 교대로 출력됨을 알 수 있다. 그리고Therefore, it can be seen that the imaginary terms and real terms are outputted alternately. And
x(3)ir(3)+x(4)ir(2)+x(5)ir(1)+x(6)ir(0)와x (3) ir (3) + x (4) ir (2) + x (5) ir (1) + x (6) ir (0)
x(3)rr+x(4)rr(2)+x(5)rr(1)+x(6)rr(0)는x (3) rr + x (4) rr (2) + x (5) rr (1) + x (6) rr (0)
연산되지 않았는데 필터링 결과를 2 : 1 데시메이션을 할 경우 다음 과정에서 사용되지 않은 항들이므로 연산할 필요가 없다. 그러므로 본 발명의 배열 방법을 이용하면 필터링 결과가 허수 항, 실수 항이 교대로 출력되며 2 : 1 데시메이션된 결과를 얻는다.If the 2: 1 decimation of the filtering result is not calculated, the terms are not used in the next step and do not need to be calculated. Therefore, according to the arrangement method of the present invention, the filtering result is an imaginary term and a real term are alternately output, and a 2: 1 decimation result is obtained.
대역 분할 주파수 변환을 하드웨어 구현할 경우 하드웨어 복잡도는 필터링 수단으로 이용되는 필터 칩의 구조에 따라 좌우된다. 만약 32워드 내부 메모리(on-chip memory)를 가지고 있으며 필터링 계산시 두 개의 16워드로 나누어 교대로 사용할 수 있는 기능(스웹(swap)기능)을 가진 32차 필터 칩을 사용하고, 본 발명의 필터 계수 배열 방법을 이용하여 32차 필터링을 구현할 경우 제7도 (a)처럼 I채널 필터(실수 필터링), Q채널 필터(허수 필터링)를 각각 사용하지 않고 (b)와 같이 한 개의 필터만으로 구현이 가능하다. 범용 신호 처리 칩을 이용할 경우 본 발명의 배열 방법을 이용하면 곱셈의 횟수를 줄이므로 속도를 향상시킬 수 있다.In the hardware implementation of band division frequency conversion, the hardware complexity depends on the structure of the filter chip used as the filtering means. If the filter has a 32-word internal memory (on-chip memory) and has a 32th order filter chip having a function (swap function) which can be divided into two 16 words and used alternately in the filtering calculation, In the case of implementing the 32nd order filtering using the coefficient array method, as shown in (a) of FIG. 7, the I channel filter (real filter) and the Q channel filter (imaginary filter) are not used. It is possible. In the case of using a general-purpose signal processing chip, the arrangement method of the present invention can improve the speed since the number of multiplications is reduced.
따라서, 상기한 바와 같은 본 발명의 효과는 다음과 같다.Therefore, the effects of the present invention as described above are as follows.
1. 제7도에 나타낸 바와 같이 스웹 기능을 갖는 변형된 트랜스버설 필터 구조의 필터 칩을 이용하여 하드웨어를 구성할 경우 본 발명의 배열 방법을 이용하면 필터의 사용 개수를 절반으로 줄여 경제성을 살리고 전체 하드웨어 복잡도를 감소시킨다.1. As shown in FIG. 7, in the case of configuring hardware using a filter chip of a modified transverse filter structure having a swept function, the arrangement method of the present invention reduces the number of filters used in half and saves economic efficiency. Reduce hardware complexity
2. 범용 CPU(또는 DSP 칩) 와 메모리를 이용하여 실수 입력 데이타에 대하여 2 : 1 데시메이션을 겸한 복소 필터링을 행할 경우 본 발명의 배열 방법을 이용하면 필터 계수의 저장크기를 절반으로 줄일 뿐 아니라 곱셈의 횟수도 절반으로 전체 처리 속도가 향상된다.2. When performing complex filtering that combines 2: 1 decimation on real input data using a general-purpose CPU (or DSP chip) and memory, the array method of the present invention not only reduces the storage size of the filter coefficients in half but also. Half the number of multiplications improves the overall processing speed.
Claims (1)
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|---|---|---|---|
| KR1019920026120A KR950002072B1 (en) | 1992-12-29 | 1992-12-29 | Digital filter |
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|---|---|---|---|
| KR1019920026120A KR950002072B1 (en) | 1992-12-29 | 1992-12-29 | Digital filter |
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|---|---|
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Family Applications (1)
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| KR1019920026120A KR950002072B1 (en) | 1992-12-29 | 1992-12-29 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950002072B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8807013B2 (en) | 2008-11-19 | 2014-08-19 | Doosan Infracore Co., Ltd. | Boom cylinder control circuit for construction machine |
-
1992
- 1992-12-29 KR KR1019920026120A patent/KR950002072B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8807013B2 (en) | 2008-11-19 | 2014-08-19 | Doosan Infracore Co., Ltd. | Boom cylinder control circuit for construction machine |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940017128A (en) | 1994-07-25 |
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