KR950001261Y1 - 페이퍼테이프 데이타의 컴퓨터 입력장치 - Google Patents

Abstract

내용 없음.

Description

페이퍼데이프 데이타의 컴퓨터 입력장치

제1도는 페이퍼테이프 판독장치를 이용하여 페이퍼테이프에 기록되어 있는 데이타를 컴퓨터에 입려시킬 때의 신호흐름 상태도.

제2도는 페이퍼테이프 판독장치에 의해 판독되어진 데이타를 본 고안의 페이퍼테이프 데이타의 ROM화 장치에 입력시킬 때의 신호흐름 상태도.

제3도는 ROM에 기입되어진 데이타를 본 고안의 ROM데이타 입력장치를 이용하여 컴퓨터에 입력시킬 때의 신호흐름 상태도.

제4도는 본 고안의 페이퍼테이프 데이타 ROM화 장치의 블록도.

제5도는 제4도의 구체적인 회로도.

제6도는 제5도의 구체적인 회로도.

제7도는 본 고안의 ROM데이타 입력장치의 블록도.

제8도는 제7도의 구체적인 회로도.

제9도는 제8도의 동작을 나타낸 파형도.

* 도면의 주요부분에 대한 부호의 설명

A, G : 어드레스 발생회로 B, H : ROM 장치

C : 전원절환회로 D : 전원장치

E : 스타트/스톱회로 F, I : 타이밍제어회로

J : ROM 선택회로 T1~T6 : 단안정 멀티바이브레이터

F1~F7 : 플립플롭 SW1~SW7 : 스위치

본 고안은 여러 종류의 기억장치중에서 페이퍼테이프에 기록되어 있는 데이타를 컴퓨터에 입력시키는 장치에 관한 것으로서, 특히 페이퍼테이프에 기록되어 있는 데이타를 ROM장치에 기입시키고 ROM장치에 기입되어진 데이타를 컴퓨터에 입력시키는 장치에 관한 것이다.

제1도에 도시된 바와같이, 페이퍼테이프에 기록되어 있는 데이타는 페이퍼테이프 판독장치에 의해 판독된후, 페이퍼테이프 판독장치의 스프라켓신호와 컴퓨터의 스텝신호에 의해 제어되어 컴퓨터로 입력된다.

그런데, 페이퍼테이프에 기록되어 있는 데이타를 페이퍼테이프 판독장치가 빈번히 판독하게 되면 페이퍼테이프가 마모되어지기 때문에 새로운 페이퍼테이프를 다시 펀칭해서 사용하여야 하는 불편함이 있으며, 또한 페이퍼테이프 판독장치에 의해 페이퍼테이프로부터 컴퓨터에 데이타를 입력시키는데 장시간의 소요되는 문제점이 있다.

따라서, 본 고안은 상기한 페이퍼테이프의 재펀칭에 따른 불편을 배제하고, 컴퓨터로의 데이타 입력시간을 줄일 수 있도록 하기 위하여 안출된 것으로서, 페이퍼테이프에 기록된 데이타를 반 영구적인 ROM장치에 기입시키고 ROM장치에 기입된 데이타를 컴퓨터에 신속히 입력시켜 주는 장치를 제공하는데 목적이 있다.

이하, 본 고안을 첨부도면을 참조하여 상세히 설명한다.

제4도는 본 고안의 페이퍼테이프 데이타 ROM화 장치를 개략적으로 나타낸 블록도로서, A는 ROM장치의 어드레스를 발생시키는 어드레스발생회로이고, B는 EPROM(Erasable Programmable Read Only Memory) 종류의 ROM장치이며, C는 전원장치에서 ROM장치(B)로 인가되는 전원을 온, 오프하는 전원절환회로이고, D는 전원장치이며, E는 전원절환회로(C)의 온, 오프를 제어하는 동시에 어드레스발생회로(A)의 리셋을 제어하여 페이퍼테이프 데이타의 ROM화를 시작 또는 종료시키는 스타트/스톱회로이며, F는 외부의 페이퍼테이프 판독장치로부터 스프라켓신호를 인가받아 ROM장치(B)로의 데이타 기입시점과 어드레스발생회로(A)의 어드레스 출력시킴을 제어하는 동시에 외부의 페이퍼테이프 판독장치로 스텝신호를 출력시키는 타이밍제어회로이다.

제5도는 페이퍼테이프 데이타 ROM화장치를 구체적으로 나타낸 회로도로서, 각부의 구성은 다음과 같다.

어드레스발생회로(A)는 2진 카운터(C1~C4)를 연속적으로 구성하여 총 14bit의 어드레스신호를 발생시키도록 되어 있는데, 각 카운터(C1~C4)는 그 리셋입력(R0, R1)이 H레벨일 때에는 리셋되어 L레벨을 출력하고 그 외의 경우에는 클럭입력(A)의 상승에지일 때에 트리거되어 카운트를 실시하도록 되어 있으며, 그리고 각출력 (Q0~Q4)은 ROM장치(B)의 어드레스입력(A0~13)에 접속되어 있다.

ROM장치(B)는 EPROM으로서 프로그램가능, 즉 데이타의 기입이 가능하며 동시에 기입된 프로그램을 지울수도 있는 것인데, H레벨일 때에 데이타를 출력하도록 제어하는 제어입력(/OE)은 H레벨에 접속되어 ROM장치(B)로부터 데이타가 출력되는 것을 방지하며, 전원단자(VPP)로의 전원은 전원장치(D)로부터 공급받도록 되어 있는데, 전원전환회로(C)의 일출력단자에 접속되어 전원절환회로(C)에 의해 제어를 받고, 또 L레벨일 때에 ROM의 동작, 즉 기입 및 독출을 가능하게 하는 제어입력(/CS)은 전원절환회로(C)의 타출력단자에 접속되어 전원절환회로(C)에 의해 제어를 받으며, L레벨일 때 기입동작을 시작하도록 하는 제어입력(/PGM)은 타이밍제어회로(F)의 단안정 멀티바이브레이터(T2)의 출력(/Q)에 접속되어 스프라켓신호(S4) 및 그 시정수에 의해 제어를 받도록 되어 있으며, 그리고 8bit데이타입력(D0~D7)단자는 버퍼(B1)의 출력단에 접속되어 외부의 페이퍼테이프 판독장치로부터 출력되는 데이타(PD0~PD7)를 입력할 수 있도록 되어 있다.

전원절환회로(C)는 트랜지스터(Q3)의 에미터단자에 전원장치(D)가 접속되고, 그 콜렉터단자에 다이오드(D2) 및 저항, 제너다이오드(R6,ZD)가 접속되며, 제너다이오드(ZD)의 애노드단자에 트랜지스터(Q4)의 베이스단자가 접속되어 전원장치(D)로부터 출력되는 소정의 전압을 ROM장치(B)에 공급하되, 트랜지스터(Q3)의 베이스단자에 에미터단자가 접속되어 있는 트랜지스터(Q2)의 온, 오프동작에 제어를 받도록 되어 있으며, 트랜지스터(Q2)는 그 베이스단자가 스타트/스톱제어회로(E)에 있는 플립플롭(F2)의 게이트(2)의 출력단자에 접속되어 있다.

스타트/스톱제어회로(E)는 스프라켓신호(S4)를 입력으로 하며 상승에지트리거로 동작하는 단안정 멀티바이브레이터(T3), 단안정 멀티바이브레이터(T3)의 반전출력(/Q)에 베이스단자가 접속된 트랜지스터(Q5), 트랜지스터(Q5)의 에비터 단자에 일입력단자가 접속된 낸드게이트(1,2)로 이루어진 플립플롭(F2), 플립플롭(F2)의 타입력단에 접속된 플립플롭(F3), 플립플롭(F3)의 입력단에 접속된 스위치(SW1), 그리고 스위치(SW2)에 접속된 트랜지스터(Q1)로 구성되어 있는데. 스위치(SW1,2)는 일정레벨의 전위에 연결된 저항과 일단이 접지된 푸쉬버튼으로 구성되어 스위치(SW1,SW2)를 온시키면 그 출력이 L레벨로 되는 것이며, 트랜지스터(Q1)의 에미터단자는 어드레스발생회로(A)에 있는 각 카운터((C1~C4)의 리셋입력(RS0.RS1)에 접속, 플립플롭(F2)의 낸드게이트(1)의 출력단자는 타이밍 제어회로(F)의 단안정 멀티바이브레이터(T1)의 입력단자에 접속되어 있다.

타이밍제어회로(F)는 스프라켓신호(S4)를 입력으로하며 저항, 캐패시터(R2,C2)에 의해 시정수가 결정되는 단안정 멀티바이브레이터(T2)와 단안정 멀티바이브레이터(T2)의 출력(Q) 및 바이어스발생회로(A)에 있는 카운터(C1)의 클럭입력(CK)에 접속되며, 저항, 커패시터(R1,C1)에 의해 시정수가 결정되는 단안정 멀티바이브레이터(T1)로 구성되어 있는데, 단안정 멀티바이브레이터(T2)의 반전출력(/Q)은 ROM장치(B)의 제어입력(/PGM)에 접속되어 있고 단안정 멀티바이브레이터(T1)의 출력(Q)은 외부의 페이퍼테이프 판독장치로 스텝신호(S3)를 출력하도록 되어 있다.

상기한 바와 같이 구성된 페이퍼테이프 데이타 ROM화 장치를 제 6도의 파형도를 참조하여 설명한다.

스위치(SW1)는 초기상태 및 평상시에 접점(b)에 위치하여 있으므로 플립플롭(F1)으로부터 출력되는 신호(S1)가 H레벨이 되어 플립플롭(F2)의 게이트 (1)의 입력을 H레벨로 하고, 게이트(2)의 입력은 전원을 켜는 순간 캐패시터(C4)에 의하여 순간적으로 L레벨이 되어 플립플롭(F2)의 출력신호(S2')를 H레벨이 되게 한다. H레벨의 신호(S2')는 전원절환회로(C)에 있는 트랜지스터(Q2)를 온(On)시켜 트랜지스터(Q3)를 오프(Off)시키고, 트랜지스터(Q3)가 오프됨에 따라 ROM장치(B)의 전원단자(VPP)에 전원이 인가되지 못하며 제어입력(/CS)이 H레벨로 되어 ROM장치(B)가 동작되지 못한다. 즉 초기상태 및 스위치(SW1)가 접점(b)에 위치하는 평상시에는 페이퍼테이프 데이타의 ROM화 장치는 스톱상태에 있게 된다.

스위치(SW1)를 접점(a)과 연결되도록 온시키면 플립플롭(F1)의 출력신호(S1)가 H레벨이 되어 플립플롭(F2)의 출력신호(S2')를 L레벨이 되게 한다. 이 L레벨의 신호(S2')는 트랜지스터(Q2)를 오프시켜 트랜지스터(Q3,Q4)를 온시킨다. 트랜지스터(Q3)가 온됨에 따라 전원장치(D)로 출력되는 일정레벨의 전압이 ROM장치(B)의 전원단자(VPP)에 공급되며, 트랜지스터(Q4)가 온됨에 따라 제어입력(/CS)이 L레벨로 되어 제어입력(/PGM)의 신호(S6)에 의하여 프로그래밍, 즉 데이타의 기입이 가능하게 되며, 이와 동시에 플립플롭으로부터 출력되는 신호(S2)는 H레벨이 되어 단안정 멀티바이브레이터(T1)의 입력(B)에 인가되어 상승에지의 트리거를 제공한다. 단안정 멀티바이브레이터(T1)는 저항, 캐패시터(R1,C1)의 시정수에 의한 펄스를 발생하여 스텝신호(S2)를 페이퍼테이프 판독장치로 출력하는데, 여기서 스텝신호(S3)는 데이타 수신준비가 완료되었다는 것을 알리는 신호이다.

즉 스위치(SW1)를 온시키면 ROM장치(B)의 전원단자(VPP) 및 제어입력(/CS)이 기입동작가능한 조건으로 되며, 소정의 시간뒤 데이타 수신준비완료를 알리는 스텝신호(S3)가 페이퍼테이프 판독장치로 출력되어진다.

한편, 스위치(SW2)는 평상시에 오프시켜 트랜지스터(Q1)를 온상태에 있게 함으로써 신호(S9)를 L레벨상태에 있게 한다. 따라서 평상시에 카운터(C1~C4)는 그 리셋입력(RS0,RS1)이 L레벨이 되어 리셋해제상태에 있게 되므로 카운트 동작을 할 수 있는 상태에 있는 것이다. 그러나 스위치(SW2)를 온시키면 트랜지스터(Q1)가 오프되어 카운터(C1~C4)의 리셋입력(RS0,RS1)에 H레벨이 인가되어 카운터(C1~C4)은 리셋상태로 되는 것이다. 즉 스위치(SW1)를 온시키면 페이퍼테이프 데이타의 ROM화 장치는 스톱상태로 되는 것이다.

이와 같이 스위치(SW1)가 오프된 상태에서 스위치(SW2)가 온되므로써 타이밍제어회로(F)의 단안정 멀티바이브레이터(T1)로부터 발생된 스텝신호(S3)가 페이터테이프 판독장치에 제공되면 페이퍼테이프 판독장치에서는 페이퍼테이프를 다음위치로 한칸 이동시키고 스프라켓신호(S4)를 타이밍제어회로(F)에 공급하여 준다. 단안정 멀티브레이터(T2)는 이 스프라켓신호(S4)에 의해 트리거되면서 저항, 캐패시터(R2,C2)의 시정수에 의한 펄스를 출력하는데, 그 비반전출력(Q)의 H레벨 신호(S7)는 어드레스발생회로(A)에 있는 카운터(C1)의 클럭입력(CK0)에 제공되면 반전출력(/Q)의 L레벨의신호(S6)는 ROM장치(B)의 제어입력(/PGM) 및 단안정 멀티바이브레이터(T1)에 인가된다. 이에 따라 ROM장치(B)는 기입가능한 상태로 되어 페이퍼테이프 판독장치로부터 출력되어 있는 데이타를 기입하고, 신호(S7)가 L레벨로 될때 어드레스발생회로(A)는 어드레스를 하나 증가시키며, 단안정 멀티바이브레이터(T1)는 그 시정수에 의한 시간만큼 지연된 후 스텝신호(S3)를 발생시킨다. 즉 타이밍제어회로(F)는 데이타기입이 완료되면 데이타 수신준비가 완료되었음을 알리는 스텝신호(S3)를 페이퍼테이프 판독장치로 출력하고 스텝신호(S3)를 받은 페이퍼테이프 판독장치로부터 다음의 데이타가 출력되고 있다는 스프라켓신호(S4)를 받으면 데이타를 기입할 수 있도록 하는 페이퍼테이프 판독장치와의 인터페이스 역할을 한다. 이와 같은 타이밍제어회로(F)의 인터페이스 동작이 반복되면서 페이퍼테이프에 기록되어 있는 모든 데이타가 ROM장치(B)에 복사되게 된다.

한편, 페이퍼테이프 판독장치에서 제공되는 스프라켓신호(S4)는 펄스발생중 단안정 멀티바이브레이터(T1,T2)의 저항, 캐패시터(R1,C1,R2,C2)에 의한 시정수의 지연시간 및 페이퍼테이프 판독장치의 지연시간의 합보다 충분히 큰 시정수를 가진 재 트리거 가능의 단안정 멀티바이브레이터(T3)에 트리거를 제공하여 H레벨의 신호(S8)를 발생시킨다. 이 신호(S8)에 의해 스타트/스톱제어회로(E)의 트랜지스터(Q5)가 오프상태로 되어 신호(S2)의 H레벨, 신호(2S')의 L레벨이 유지되므로써 페이퍼테이프 데이타의 ROM화 동작이 유지되어진다.

페이퍼테이프의 데이타가 모두 ROM장치(B)에 복사되고 나면 타이밍제어회로(F)에서 마지막 스텝신호(S3)가 발생되어도 페이퍼테이프 판독장치로부터 스프라켓신호(S4)가 제공되지 않는다. 따라서 마지막 제공받은 스프라켓신호(S4)의 상승에지로부터 시정수(T+Tx)만큼의 지연시간까지도 다음의 스프라켓신호(S4)가 제공되지 않으므로 재 트리거 가능의 단안정 멀티바이브레이터(T3)의 신호(S8)는 H레벨로 상승하여 트랜지스터(Q5)를 온시켜 플립플롭(F2)을 리셋시킨다. 플립플롭의 리셋에 의해 신호(S2')는 H레벨이 되어 전원절환회로를 오프시키고, 신호(S2)는 F레벨이 되어 스텝신호(S3)를 발생시키지 않게 함으로써 페이퍼테이프 데이타의 ROM화는 자동적으로 중지되고 초기의 상태로 돌아가게 된다.

이와 같은 동작에 의해서 페이퍼테이프의 프로그램이 ROMDP 완전히 복사되면 ROM을 교체하여 다시 새로운 프로그램을 복사함으로써 페이퍼테이프 데이타의 ROM화를 실현시킬 수 있게 된다.

제 7도는 본 고안의 ROM데이타 입력장치를 블록도로 나타낸 것으로서, G는 제4도와 A와 동일한 어드레스발생회로이고, B는 페이퍼테이프의 데이타가 복사되어 있는 ROM들로 구성된 ROM장치이며, I는 컴퓨터로부터 스텝신호를 받아서 어드레스발생회로(G)의 리셋입력을 제어하고 동시에 데이타의 출력시점을 나타내는 스프라켓신호를 컴퓨터로 출력시킴으로써 컴퓨터와의 인터페이스 역할을 하는 타이밍제어회로이며, J는 ROM장치(H)에서 원하는 프로그램등이 기입되어 있는 ROM을 선택하도록 하는 프로그램선택회로이다.

제8도는 ROM데이타 입력장치를 구체적으로 나타낸 회로도로서, 각부의 구성을 설명하면 다음과 같다.

어드레스 발생회로(G)는 제4도의 어드레스발생회로(A)와 동일하게 구성되는 것으로 그 출력 bit수는 ROM장치(H)의 ROM의 어드레스 bit수와 동일하게 구성된다.

ROM장치(H)는 동일한 ROM들이 병렬, 즉 각 ROM의 어드레스 bit끼리 접속되면 데이타 bit끼리 접속되어 있는데, 각 제어입력(/PGM) 및 전원단자(VPP)는 H레벨에 접속되어 기입동작이 불가능하도록 되어 있으며 전원은 항상 공급되도록 되어 있다. 그리고 제어입력(/OE)은 타이밍제어회로(I)의 단안정 멀티바이브레이터(T4)의 반전출력(/Q)에 접속되어 스텝신호(S11)에 의해 제어를 받도록 되어 있으며, 제어입력(/CS)은 프로그램선택회로(J)의 플립플롭(F7)에 접속되어 스위치(SW3~SW7)에 제어를 받도록 되어 있다.

타이밍제어회로(I)는, 스위치(SW3) 및 캐패시터(C15)가 어드레스발생회로(G) 및 ROM장치(H)를 리셋하도록 접속되어 있고, 컴퓨터로부터 출력되는 스텝신호(S11)가 프로그램선택회로(J)로부터 출력되는 신호(S22)와 앤드게이트(G8)에서 조합되도록 되어 있으며, 앤드게이트(G8)의 출력은 단안정 멀티바이브레이터(T5)에 접속되고, 단안정 멀티바이브레이터(T5의 출력(Q)은 플립플롭(F3)의 출력과 함게 앤드게이트(G9)에 접속되며, 앤드게이트(G9)의 출력은 카운터(C1)의 클럭(CK)입력에 접속되어 있다. 또한 스텝신호(S11)는 단안정 멀티바이브레이터(T4)에 인가되고, 그 비반전출력(Q)는 낸드게이트(G10)에 접속되며 반전출력(/Q)은 ROM장치(I)의 제어입력(/OE)에 접속되어 있다.

그리고 프로그램선택회로(J)는 스위치(SW4~SW7)에 의한 셋트 및 타이밍제어회로(I)에 제공되는 리셋트신호에 의해서 리렛트되게 되는데 스위치(SW4~SW7)에 의한 셋트신호는 오아게이트(G11~G14)의 각 일입력단에 제공되며, 오아게이트(G11~G14)의 각 출력들은 플립플롭(F4~F7)에 접속되며 플립플롭(F4~F7)의 출력은 ROM장치(H)의 각 ROM들의 제어입력(/CS)에 접속되며 또한 낸드게이트(G15)에 접속되고, 낸드게이트(G15)의 출력은 오아게이트(G11~G14)의 타입력단으로 피드백되도록 접속되어 있다.

이와 같이 구성된 ROM데이타 입력장치의 동작을 제9도의 파형도를 참조하여 설명한다.

초기상태, 즉 전원을 켜는 순간에 플립플롭(F3)의 게이트(4)는 캐패시터(C1)에 의하여 순간적으로 L레벨상태가 되어 플립플롭(F3)을 리셋트하게 되어 각부는 리셋트상태에 있으며, 스위치(SW3)를 온시켜도 플립플롭(F3)을 리셋트하게 되어 동일상태가 된다. 이 상태에서 컴퓨터로부터 스텝신호(S11)가 발생되면 이 스텝신호(S11)는 앤드게이트(G8)에 의하여 프로그램선택회로(J)로부터 출력되는 신호(S11)가 발생되면 이 스텝신호(S11)는 앤드게이트(G8)에 의하여 프로그램선택회로(J)로부터 출력되는 신호(S22)와 앤드조건성립시에 단안정 멀티바이브레이터(T5)를 트리거하고, 단안정 멀티바이브레이터(T5)에서는 저항, 캐패시터(R12,C12)에 의한 시정수의 펄스를 발생하는데 이 신호(22)는 앤드게이트(G9)에 의하여 플립플롭(F3)의 출력신호와 앤드조건성립시에 카운터(C1)의 클럭신호로 제공되나 플립플롭(F3)이 리셋트 상태이므로 맨 처음의 스텝신호(S11)로는 앤드조건의 불성립으로 카운터(C1~C4)는 카운트동작을 하지 못하고 최하위 어드레스(000H)를 출력하게 된다. 또한 스텝신호(S11)에 의하여 단안정 멀티바이브레이터(T5,T6)의 저항, 캐패시터(R11,C11,R12,C12)의 시정수에 의한 지연시간 및 컴퓨터의 지연시간의 합보다 충분히 큰 시정수(T'+Tx')를 가진 재 트리거 기능의 단안정 멀티바이브레이터(T4)가 트리거되는데 단안정 멀티바이브레이터(T4)의 출력신호(S20)는 낸드게이트(G10)에 의하여 프로그램선택회로(J)로부터 출력되는 신호(S22)와 낸드조건성립시 카운터(C1~C4)의 각리셋을 해제시켜 카운트를 가능하게하며, 또한 단안정 멀티바이브레이터(T4)의 반전출력(/Q)의 신호(S21)는 L레벨로되어 ROM장치(H)의 제입력(/OE)을 L레벨로 되게 하여 ROM의 데이타출력을 허가한다. 그리고 컴퓨터로부터 단안정 멀티바이브레이터(T4)의 시정수(T'+Tx')에 의한 시간내에 스텝신호(S11)의 입력될 때 신호(20)는 계속 H레벨을 유지하여 어드발생회로(G)의 카운트동작을 유지시켜주며, 스텝신호(S11)의 입력이 중지되어 단안정 멀티바이브레이터(T4)의 시정수 지연시간(T'+Tx)내에 스텝신호(S11)가 제공되지 않을 때 신호(20)는 L레벨로 되어 카운터(C1~C4)를 리셋시켜 어드레스를 최하위의 값으로 되돌리며 신호(21)는 각 ROM들의 제어입력(/OE)을 H레벨로 데이타출력을 중지시킨다.

한편, 스텝신호(S11)가 앤드게이트(G8)를 거쳐 단안정 멀티바이브레이터(T5)를 트리거하여, 저항,케패시터(R13,C13)의 시정수만큼의 시간동안 펄스를 발생하는데, 그 출력신호는 스프라켓신호(S13)로서 컴퓨터로 데이타가 제공되고 있음을 알리는 신호이다. 컴퓨터는 이 스프라켓 신호(S13)를 입력하여 다시 스텝신호(S11)를 발생시킨다.

또한 단안정 멀티바이브레이터(T6)의 출력신(S23)는 단안정 멀티바이브레이터(T7)를 트리거하게 되고 단안정 멀티바이브레이터(T7)는 저항, 캐패시터(R14,C14)의 시정수만큼의 하강펄스를 갖는 신호(S15)를 출력하고, 이 신호(S15)는 플립플롭(F3)의 게이트(3)를 L레벨로하여 플립플롭(F3)을 셋트함으로써 두번째의 스텝신호(S11)에 의한 단안정 멀티바이브레이터(T5)의 출력신호가 앤드게이트(G9)에서의 앤드조건을 성립하므로 카운터(C1)에 신호(12)를 제공하며, 따라서 어드레스발생회로는 어드레스를 발생시키게 된다.

그리고 스위치(SW3)에 의하여 또는 초기상태에서 신호(18)가 프로그램선택회로에 입력되면 플립플롭(F4~F7)은 리셋트되며, 각 플립플롭(F4~F7)으로부터 출력되는 신호는 H레벨이 되어 낸드게이트(G15)에 입력되어진다. 이 낸드게이트(G15)에서는 L레벨이 출력되고 오아게이트(G11~G14)의 각 입력을 L레벨로 하여 스위치(SW4~SW7)중 어느것이라도 선택가능하게 한다. 여기서 스위치(SW4~SW7)중 어느 하나를 온시키면 해당 오아게이트는 L레벨을 출력하여 해당 플립플롭을 셋트시킨다. 따라서 낸드게이트(G15)는 H레벨의 신호를 출력하여 오아게이트(G11~G14)의 출력신호를 H레벨로 되게 함으로써 스위치(SW4~SW7)의 선택을 불가능하게 하며 스위치(SW3)에 의해 리셋되지 않는 한 ROM을 선택할 수 없게 된다. 만약 원하는 프로그램이 기설정된 상태에서 다른 프로그램이 설정된다면 실수에 의한 오류가 개입될 수 있으며, 또 두개 이상의 프로그램의 동시 설정이 가능하게 되면 컴퓨터로의 프로그램 제공시 두개의 프로그램이 동시에 출력되어 잘못된 프로그램을 제공할 수 있기 때문이다.

또 어느 하나의 ROM이 선택되면 낸드게이트(G15)로부터 출력되는 신호(S22)가 H레벨이 되어 낸드게이트(G8)에서 단안정 멀티바이브레이터(T5)로의 스텝신호(S11)의 입력조건을 성립시키며 동시에 낸드게이트(G10)에서 단안정 멀티바리브레이(T4)에 의한 각 카운터(C1~C4)의 리셋상태를 해제할 수 있는 조건이 되게 한다.

상기한 실시예에 있어서는 14개의 어드레 bit수를 갖는 ROM의 예를 드러 설명하였으나 이외의 다양한 어드레스 bit수를 갖는 ROM을 어드레스발생회로의 어드레스 bit수와 일치시켜 사용할 수 있고, 또 ROM데이타 입력장치에 있어서 ROM의 갯수를 다양하게 사용할수 있는데 이때에는 프로그램선택회로의 플립플롭 및 그 플립플롭의 입력단수를 맞추어 주어야 한다.

이상에서 살펴 본 바와 같이 본 고안은 기존에 페이퍼테이퍼에 기록되어 있는 데이타를 ROM에 기록시키고 이 ROM을 이용하여 컴퓨터에 데이타를 입력시키도록 함으로써 페이퍼테이프를 사용할 필요가 없게 하며, 페이퍼테이타가 기록되어 있는 다수개의 ROM를 동시에 실장하여 원터치에 의하여 원하는 데이타가 기록되어 있는 ROM을 선택할 수 있도록 함으로써 데이타의 입력을 극히 편리하게 하며 컴퓨터로의 데이타의 입력속도를 현저히 증가시키는 효과가 있다.

Claims (1)

1. 페이퍼테이프 데이타 ROM화 장치와 ROM데이타 입력장치를 구비하되, 페이퍼테이프 데이타 ROM화 장치는 외부의 페이퍼테이프 판독장치로부터 스프라켓신호를 입력하여 ROM장치(B)의 데이타 기입시점을 제어하는 신호(S6) 및 어드레스발생회로(A)의 어드레스 출력시점을 제어하는 신호(S7)를 출력하고 동시에 외부의 페이퍼테이프 판독장치로 스텝신호를 출력시키는 타이밍제어회로(F), 타이밍제어회로(F)로부터 출력되는 신호(S7)에 의해 어드레스를 발생시키는 어드레스발생회로(A), 타이밍제어회로(F)로부터 출력되는 신호(S6)에 의해 어드레스 발생회로(A)로부터 출력되는 어드레스 영역에 데이타를 기입하는 ROM장치(B), ROM장치(B)에 전원장치(H)로부터 제공되는 전원을 차단할 수 있도록 된 전원절환회로(C), 그리고 페이퍼테이프 판독장치로부터 스프라켓신호를 인가받아 전원절환회로(C)의 스위칭을 제어하는 신호(S2') 및 어드레스발생회로(A)의 리셋을 제어하는 신호(S9)를 출력시키며 동시에 타이밍제어회로(F)에 ROM화 시작을 알리는 신호(S2)를 출력시키는 스타트/스톱제어회로(E)로 구성하고, ROM데이타 입력장치는 상기 페이퍼테이프 ROM화 장치의 어드레스발생회로(A)와 동일한 구성을 갖는 어드레스발생회로(G), 페이퍼테이프 데이타 ROM화 장치에서 사용된 다수개의 ROM들로 구성되며 데이타를 출력하도록 되어 있는 ROM장치(H), 컴퓨터로부터 스텝신호를 입력하여 어드레스발생회로(G)의 리셋을 제어하는 신호(S17) 및 어드레스 출력시점을 제어하는 신호(S12)를 출력시키고 ROM장치(H)의 데이타 출력시점을 제어하는 신호(S21)를 출력시키는 동시에 컴퓨터로 스프라켓신호를 출력하는 타이밍제어회로(I), 그리고 ROM장치(H)의 ROM선택을 스위치(SW3~SW7)에 의해 선택되도록 하는 프로그램선택회로(J)로 구성하여 된 페이퍼테이프 데이타의 컴퓨터 입력장치.