KR950001132Y1 - Clear circuit of souce - Google Patents
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Abstract
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Description
제1도는 종래 전원 클리어 회로도.1 is a conventional power supply clear circuit diagram.
제2도는 본 고안 전원 클리어 회로도.2 is a power supply clear circuit diagram of the present invention.
제3도는 제2도에 따른 동작 타이밍도.3 is an operation timing diagram according to FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 바이어스부 2 : 전류원1: bias part 2: current source
3 : 동기신호 발생부 4 : 슈미트 트리거3: sync signal generator 4: Schmitt trigger
MN : 엔모스 트랜지스터 MP : 피모스 트랜지스터MN: NMOS transistor MP: PMOS transistor
R : 저항 INV : 인버터R: Resistance INV: Inverter
C : 캐패시터C: Capacitor
본 고안은 전원 클리어 회로에 관한 것으로, 특히 칩(chip)내에 장착하여 전원 인가시 원하는 클리어(clear)를 갖도록 하는 전원 클리어 회로에 관한 것이다.The present invention relates to a power supply clearing circuit, and more particularly, to a power supply clearing circuit mounted in a chip to have a desired clear when a power supply is applied.
제1도는 종래 전원 클리어 회로도로서, 이에 도시한 바와 같이 전원단자(VDD)를 저항(R1)을 통해 게이트와 드레인이 접속된 엔모스 트랜지스터(MN1)의 드레인에 접속함과 아울러 전원단자(VDD)가 소오스에 접속된 피모스 트랜지스터(MP1)의 게이트에 접속하고, 상기 엔모스 트랜지스터(MN1)의 소오스를 전원단자(VDD)가 게이트에 접속된 엔모스 트랜지스터(MN2)의 드레인에 접속하고, 상기 피모스 트랜지스터(MP1)의 드레인을 접지된 캐패시터(C1)에 접속함과 아울러 전원단자(VDD)가 피모스 트랜지스터(MP2)의 소오스에 접속되어 그 드레인이 엔모스 트랜지스터(MN3)를 통해 엔모스 트랜지스터(MN4)의 드레인에 접속된 상기 피모스 트랜지스터(MP2)와 상기 엔모스 트랜지스터(MN3, MN4)의 게이트에 각기 접속하고, 상기 피모스 트랜지스터(MP2)와 상기 엔모스 트랜지스터(MN3)의 공통드레인 접속점을 전원단자(VDD)가 드레인에 접속된 엔모스 트랜지스터(MN5)의 게이트에 접속함과 아울러 인버터(INV)의 입력측에 접속하고, 상기 엔모스 트랜지스터(MN3)의 소오스와 상기 엔모스 트랜지스터(MN4)의 드레인 접속점을 상기 엔모스 트랜지스터(MN5)의 소오스에 접속하고, 상기 인버터(INV)의 출력측을 출력단자(OUT)에 접속하여 구성하였다.FIG. 1 is a conventional power supply clear circuit diagram. As shown therein, a power supply terminal V DD is connected to a drain of an NMOS transistor MN1 having a gate and a drain connected through a resistor R1 and a power supply terminal V. As shown in FIG. DD ) is connected to the gate of the PMOS transistor MP1 connected to the source, and the source of the NMOS transistor MN1 is connected to the drain of the NMOS transistor MN2 connected to the gate of the power supply terminal V DD . and it is connected to the source and the drain thereof yen of the PMOS transistor (MP1) also connected to the capacitor (C1) a grounded drain, and well as the power supply terminal (V DD) PMOS transistor (MP2) of the MOS transistor (MN 3 ) Is connected to the gates of the PMOS transistor MP2 and the NMOS transistors MN3 and MN4 respectively connected to the drain of the NMOS transistor MN4, and the PMOS transistor MP2 and the NMOS transistor are respectively connected to each other. JIS The common drain connection point of the (MN3) power supply terminal (V DD) of the NMOS transistor (MN5) connected to the gate box and well connected to the input side of the inverter (INV), and the NMOS transistor (MN3) of the connected to the drain The source and drain connection points of the NMOS transistor MN4 were connected to the source of the NMOS transistor MN5, and the output side of the inverter INV was connected to the output terminal OUT.
이와같이 구성된 종래 전원 클리어 회로는 전원이 온되면, 엔모스 트랜지스터(MN2)가 온되고, 엔모스 트랜지스터(MN1)는 저항(R1)에서 전압강하된 A전압에 의해 온된다. 이때 A전압은 상기 저항(R1)과 상기 엔모스 트랜지스터(MN1)(MN2)의 턴-온 저항값에 의해서 바이어스전압으로 잡힌다.In the conventional power supply clearing circuit configured as described above, when the power supply is turned on, the NMOS transistor MN2 is turned on, and the NMOS transistor MN1 is turned on by the voltage A dropped in the resistor R1. At this time, the voltage A is taken as a bias voltage by the turn-on resistance values of the resistor R1 and the NMOS transistors MN1 and MN2.
따라서 이 바이어스전압이 피모스 트랜지스터(MP1)의 드레시홀드전압(VT)보다 낮으면, 그 피모스 트랜지스터(MP1)는 온되므로, 캐패시터(C1)는 충전(charge)된다. 이때, 상기 캐패시터(C1)의 초기값이 저전위이므로, 피모스 트랜지스터(MP2)가 온되고, 그 피모스트랜지스터(MP1)의 드레인에 걸리는 고전위에 의해 엔모스 트랜지스터(MN5)로 온된다. 또한 그 고전위는 인버터(INV)에 의해 저전위로 반전되어 출력단자(OUT)로 출력된다.Therefore, when the bias voltage is lower than the threshold voltage V T of the PMOS transistor MP1, the PMOS transistor MP1 is turned on, so that the capacitor C1 is charged. At this time, since the initial value of the capacitor C1 is low potential, the PMOS transistor MP2 is turned on and turned on to the NMOS transistor MN5 by the high potential applied to the drain of the PMOS transistor MP1. In addition, the high potential is inverted to a low potential by the inverter INV and output to the output terminal OUT.
이후 상기 캐패시터(C1)에 충전되는 값이 증가하여 엔모스 트랜지스터(MN3,MN4)의 드레시홀드전압(VT)보다 높아지면, 상기 피모스 트랜지스터(MP1)는 오프되고, 상기 엔모스 트랜지스터(MN3,MN4)는 온된다. 따라서 상기 인버터(INV)의 입력이 저전위가 되어 그 인버터(INV)의 출력은 고전위가 되고, 이 고전위는 출력단자(OUT)로 출력된다.Thereafter, when the value charged in the capacitor C1 increases and becomes higher than the threshold voltage V T of the NMOS transistors MN3 and MN4, the PMOS transistor MP1 is turned off and the NMOS transistor MN3 is turned off. , MN4) is turned on. Therefore, the input of the inverter INV becomes low potential, the output of the inverter INV becomes high potential, and this high potential is output to the output terminal OUT.
여기서 클리어시간(Clear Time)의 가변은 상기 저항(R1), 피모스 트랜지스터(MP1) 및 엔모스 트랜지스터(MN5)의 크기로 조절된다.Here, the variation of the clear time is controlled by the sizes of the resistor R1, the PMOS transistor MP1, and the NMOS transistor MN5.
상기에서 설명된 바와 같이 종래 전원 클리어 회로는 저항의 저항값을 크게 하는데 한계가 있으며, 레이아웃(Layout)상에서 우물(Well)저항으로 사용되어 많은 면적을 차지하는 문제점과, 클리어시간을 길게하는데 어려움이 뒤따르는 문제점이 있었다.As described above, the conventional power supply clearing circuit has a limit to increase the resistance value of the resistor, and is used as a well resistor on a layout to occupy a large area and have difficulty in lengthening the clearing time. There was a following issue.
본 고안은 이러한 종래의 문제점을 해결하기 위하여, 많은 면적을 차지하는 저항 대신에 모스소자를 이용해 바이어스전압을 공급하고, 칩(chip)자체내에서 원하는 클리어를 조절할 수 있도록 한 전원 클리어 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve this problem, the present invention devised a power supply clear circuit that supplies a bias voltage by using a MOS device instead of a resistor that occupies a large area, and adjusts a desired clear in the chip itself. This will be described in detail with reference to the accompanying drawings.
제2도는 본 고안 전원 클리어 회로도로서, 이에 도시한 바와 같이 바이어스 전압을 공급하는 바이어스부(1)와, 그 바이어스부(1)로부터 공급되는 전류에 의해 온, 오프제어되어 클리어를 위한 동기신호를 발생하는 동기신호 발생부(3)와, 그 동기신호 발생부(3)에서 출력되는 동기신호에 동기되어 클리어신호를 출력하는 슈미트 트리거(4)로 구성한다.FIG. 2 is a power supply clear circuit diagram of the present invention, and as shown therein, a bias unit 1 for supplying a bias voltage and a synchronization signal for clearing are turned on and off by a current supplied from the bias unit 1. And a Schmitt trigger (4) which outputs a clear signal in synchronization with the synchronizing signal output from the synchronizing signal generator (3).
이와같이 구성된 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above in detail.
제3도의 ⓐ와 같이 전원이 온되면, 바이어스부(1)의 엔모스 트랜지스터(MN6,MN8)와 피모스 트랜지스터(MP3,MP5)는 온된다. 이때 초기에 피모스 트랜지스터(MP4)는 턴온되므로 이에따라 엔모스 트랜지스터(MN7)도 온된다. 따라서 상기 바이어스부(1)의 출력측(S1,S2)에서 바이어스전압이 전류원(2)의 피모스 트랜지스터(MP7)와 엔모스 트랜지스터(MN9)로 공급되어 피모스 트랜지스터(MP7)와 엔모스 트랜지스터(MN9)가 턴온되며, 또한 피모스 트랜지스터(MP6)도 턴온된다. 따라서 상기 전류원(2)의 출력측(S3)에 서는 서서히 일정량이 전류를 동기신호 발생부(3)의 캐패시터(C2)에 충전(charge)시킨다. 이때 상기 캐패시터(C2)는 초기에 제3도의 ⓑ와 같이 저전위로 충전되어 있으므로 피모스 트랜지스터(MP8)은 온되고, 엔모스 트랜지스터(MN11,MN12)는 오프된다. 따라서 상기 동기신호 발생부(3)의 출력측(S4)에서는 제3도의 ⓒ와 같은 고전위신호를 슈미트 트리거(4)로 인가하며, 이에따라 피모스 트랜지스터(MP9,MP11)는 오프되고, 엔모스 트랜지스터(MN13)는 온되므로 상기 슈미트 트리거(4)는 출력단자(OUT)로 제3도의 ⓓ와 같이 저전위를 출력한다. 이때 피모스 트랜지스터(MP10)는 온된다.When the power supply is turned on as shown in FIG. 3, the NMOS transistors MN6 and MN8 and the PMOS transistors MP3 and MP5 of the bias unit 1 are turned on. At this time, since the PMOS transistor MP4 is initially turned on, the NMOS transistor MN7 is also turned on accordingly. Accordingly, the bias voltage is supplied to the PMOS transistor MP7 and the NMOS transistor MN9 of the current source 2 from the output sides S1 and S2 of the bias unit 1 to supply the PMOS transistor MP7 and the NMOS transistor ( MN9 is turned on and PMOS transistor MP6 is also turned on. Therefore, the output side S3 of the current source 2 gradually charges a certain amount of current to the capacitor C2 of the synchronous signal generator 3. At this time, since the capacitor C2 is initially charged at a low potential as shown in ⓑ of FIG. 3, the PMOS transistor MP8 is turned on and the NMOS transistors MN11 and MN12 are turned off. Accordingly, the output side S4 of the synchronization signal generator 3 applies a high potential signal such as © in FIG. 3 to the Schmitt trigger 4, whereby the PMOS transistors MP9 and MP11 are turned off and the NMOS transistor is turned off. Since the MN13 is turned on, the Schmitt trigger 4 outputs a low potential to the output terminal OUT as shown in FIG. At this time, the PMOS transistor MP10 is turned on.
또한, 상기 동기신호 발생부(3)에서 출력측(S4)으로 출력되는 고전위는 피드백되어 상기 전류원(2)의 엔모스 트랜지스터(MN10)로 인가되어 그 엔모스 트랜지스터(MN10)를 이에따라 상기 피모스 트랜지스터(MP7)의 드레인에서 출력(S3)되는 전류는 상기 캐패시터(C2)와 상기 엔모스 트랜지스터(MN9)로 흐르는 전류 ic2, i9로 분배되므로 상기 캐패시터(C2)로 충전(charge)되는 전류는 더욱 서서히 충전(charge)된다.In addition, the high potential output from the synchronization signal generator 3 to the output side S4 is fed back to the NMOS transistor MN10 of the current source 2, and the NMOS transistor MN10 is subsequently connected to the PMOS. The current S3 output from the drain of the transistor MP7 is divided into the currents ic 2 and i 9 flowing through the capacitor C2 and the NMOS transistor MN9, so that the current is charged by the capacitor C2. Is more slowly charged.
이후 상기 캐패시터(C2)에 충전된 전위가 상기 엔모스 트랜지스터(MN11,MN12)의 드레시홀드전압(VT)보다 높게되면 그 엔모스 트랜지스터(MN11,MN12)가 턴온되므로 동기신호 발생부(3)의 출력측(S4)의 제3도의 ⓒ와 같이 저전위로 변화되고, 이 저전위는 전류원(2)으로 피드백되어 엔모스 트랜지스터(MN10)을 오프시켜 상기 캐패시터(C2)에 충진되는 전위를 제3도의 ⓑ와 같이 더욱 증가시키므로 상기 동기신호 발생부(3)의 출력측(S4)을 제3도의 ⓒ와 같이 더욱 저전위로 떨어뜨린다. 이에따라 슈미트트리거(4)의 피모스 트랜스터(MN9,MP11)가 더욱 턴온되도 제3도의 ⓓ와 같은 신호를 출력단자(OUT)로 출력하게 된다. 이때 피모스 트랜지스터(MP10)는 오피된다.Thereafter, when the potential charged in the capacitor C2 is higher than the threshold voltage V T of the NMOS transistors MN11 and MN12, the NMOS transistors MN11 and MN12 are turned on so that the synchronization signal generator 3 may be turned on. As shown in Fig. 3 of the output side S4 of FIG. 3, the low potential is fed back to the current source 2 to turn off the NMOS transistor MN10 to fill the potential of the capacitor C2 in FIG. As it increases further as ⓑ, the output side S4 of the synchronization signal generator 3 is further dropped to a lower potential as shown by ⓒ in FIG. Accordingly, even if the PMOS transmitters MN9 and MP11 of the Schmitt trigger 4 are turned on, the same signal as ⓓ in FIG. 3 is output to the output terminal OUT. At this time, the PMOS transistor MP10 is oppressed.
이상에서 설명한 바와 같이 본 고안은 원하는 클리어를 자체에서 조절할 수 있는 효과와, 바이어스공급을 모스소자로 구성하여 칩면적을 최소화할 수 있어 적은 면적에 적용할 수 있는 효과가 있게 된다.As described above, the present invention has the effect of controlling the desired clear on its own, and by configuring the bias supply with the Morse element, the chip area can be minimized, and thus the effect can be applied to a small area.
Claims (6)
Priority Applications (1)
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KR92014852U KR950001132Y1 (en) | 1992-08-07 | 1992-08-07 | Clear circuit of souce |
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KR940006598U KR940006598U (en) | 1994-03-25 |
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Family Applications (1)
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KR92014852U KR950001132Y1 (en) | 1992-08-07 | 1992-08-07 | Clear circuit of souce |
Country Status (1)
Country | Link |
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1992
- 1992-08-07 KR KR92014852U patent/KR950001132Y1/en not_active IP Right Cessation
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Publication number | Publication date |
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KR940006598U (en) | 1994-03-25 |
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