KR950000148B1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
제 1 도는 종래의 반도체장치의 평면도.1 is a plan view of a conventional semiconductor device.
제 2 도는 (a)는 제 1 도의 A-A'부분의 단면도.(A) is sectional drawing of the AA 'part of FIG.
제 2 도는 (b)는 제 1 도의 B-B'부분의 단면도.(B) is sectional drawing of the B-B 'part of FIG.
제 3 도 (a) 내지 (f)는 본 발명의 반도체장치의 제조공정도.3A to 3F are manufacturing process diagrams of a semiconductor device of the present invention.
제 4 도는 본 발명의 반도체장치의 평면도.4 is a plan view of a semiconductor device of the present invention.
제 5 도의 (a)는 제 4 도의 A-A'부분의 단면도.(A) of FIG. 5 is sectional drawing of the AA 'part of FIG.
제 5 도의 (b)는 제 4 도의 B-B'부분의 단면도.(B) of FIG. 5 is sectional drawing of the BB 'part of FIG.
본 발명의 반도체장치 및 그의 제조방법에 관한 것으로, 특히 고전압, 고속반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device of the present invention and a manufacturing method thereof, and more particularly to a high voltage, high speed semiconductor device, and a manufacturing method thereof.
최근 반도체장치, 특히 트랜지스터 등은 지난 몇해 동안 고속, 고집적도 기술에 있어서 눈부신 향상을 하였으며, 이미 주류는 64K에서 256K에로 변천하여 1M비트 및 64M 비트에 이르기까지 생산되는 상태에 이르렀다. 이러한 고집적도의 DRAM에서는 필연적으로 셀 및 각 소자의 면적이 점점 감소하게 된다. 예를 들면 64M 비트의 DRAM의 셀면적은 약 0.8㎛2이하로 그리고 트랜지스터 면적은 약 0.5㎛2이하로 작아지게 된다. 그런데 이렇게 소자의 크기를 점차 미세화시킴에 따라, 소자간 분리 및 소자 내의 각 영역의 분리기술에 대한 연구개발을 더욱 고도로 진행시켜 공정마진을 넓히고 소자의 신뢰도를 증가시킬 필요가 있다. 예를 들면, 상기와 같은 소자의 미세화로 인하여 공정마진이 부족하게 되어 트랜지스터에서의 고농도 소오스/드레인 영역과 필드산화막 하부의 고농도 채널스톱영역이 접촉하게 된다던가 또는 트랜지스터 하부의 채널반전층과 상기의 채널스톱영역이 접촉하게 되는데, 이러한 접촉은 트랜지스터의 브레이크다운 전압과 아이솔레이션 브레이크다운 전압등을 감소시키게 된다. 따라서 트랜지스터는 고전압에서 동작을 이루지 못하게 되고 이것은 소자의 신뢰도를 크게 감소시키는 요인이 되었다.In recent years, semiconductor devices, especially transistors, have made remarkable improvements in high-speed, high-density technologies, and the mainstream has already moved from 64K to 256K, producing 1M and 64M bits. In such high-density DRAMs, the area of cells and each device is inevitably reduced. For example, the cell area of a 64 Mbit DRAM is reduced to about 0.8 μm 2 or less and the transistor area is about 0.5 μm 2 or less. However, as the size of the device is gradually miniaturized, it is necessary to further advance the research and development of the technology of separation between devices and the separation of each region in the device, thereby increasing the process margin and increasing the reliability of the device. For example, due to the miniaturization of the device, the process margin is insufficient, so that a high concentration source / drain region in the transistor and a high concentration channel stop region under the field oxide film are brought into contact with each other, or the channel inversion layer under the transistor and the The channel stop region comes into contact, which reduces the breakdown voltage and isolation breakdown voltage of the transistor. As a result, transistors do not operate at high voltages, which significantly reduces device reliability.
MOS 트랜지스터 등에 관한 종래의 기술은 미합중국 특허 제 4,551,8908 호, 또는 제 4,430,791 호 등에 개시되어 있으며, 이하에 도면을 참조로 하여 이러한 종래의 반도체장치를 설명하겠다. 제 1 도는 종래의 반도체장치의 평면도이다. 이중선으로 표시된 사각(R)의 내부는 액티브영역을 도시한 것이고, 사각(R)의 라인의 외측부분에는 소자 분리를 위해 필드산화막(3)이 형성되어 있으며, 각 전극과 연결된 콘택(C)들이 도시되어 있다. 제 2 도의 (a)는 제 1 도의 A-A' 부분의 단면도이고, 제 2 도의 (b)는 B-B' 부분의 단면도이다.Conventional techniques related to MOS transistors and the like are disclosed in US Pat. Nos. 4,551,8908, 4,430,791 and the like, which will be described below with reference to the drawings. 1 is a plan view of a conventional semiconductor device. The inside of the rectangle R, which is indicated by a double line, shows an active region. A field oxide film 3 is formed at an outer portion of the line of the rectangle R to separate the elements, and the contacts C connected to each electrode are formed. Is shown. (A) of FIG. 2 is sectional drawing of the AA 'part of FIG. 1, and (b) of FIG. 2 is sectional drawing of the B-B' part.
그 제조방법은 제 2 도의 (a), (b)에 나타난 바와 같이, 먼저 P형 실리콘 기판(1)사에 필드 반전(field inversion)을 방지하기 위해 불순물 이온주입하여 채널스톱영역을 형성하고 LOCOS 공정에 의하여 필드 산화막(3)을 형성한 후 그 상부 전면에 게이트산화막(4)을 형성한다. 그 후 게이트전극(8,9)을 형성하고 이 게이트전극 양 측벽에 산화막 스페이션(11)를 형성한 후 불순물 이온주입하여 소오스/드레인 영역(1)0을 형성한다. 이렇게 형성된 반도체장치는 게이트(8, 9) 또는 소오스/드레인 영역에 문턱전압(Treshhold voltage)보다 큰 전압이 인가될 경우, 제 1 도의 A-A'부분은 제 2 도의 (a)에 도시된 바와 같이 소오스/드레인 영역(10)의 채널스톱영역(2)과 분리되어 있어서 전기장이 감소하며, 고농도의 소오스/드레인 영역(10)이 낮은 농도의 기판과 접촉하고 있어서 정션 캐패시턴스(Junction Capacitance)가 작아지게 되므로 고속, 고전압 트랜지스터의 제조가 가능하다. 그러나 제 1 도의 B-B'부분은 제 2 도의 (b)에 도시된 바와 같이 게이트전극 하부의 채널영역에 생성된 채널반전층(channel inversion layer)(12)이 채널스톱영역과 접촉하게 되므로 이 접촉영역(*)에서 공핍층이 작게 형성되어 전기장 및 정션 커패시턴스가 커지게 된다. 이러하여 고전압, 고속도의 트랜지스터를 획득할 수 없게 된다.In the manufacturing method, as shown in FIGS. 2A and 2B, first, impurity ions are implanted into the P-type silicon substrate 1 to form a channel stop region to prevent field inversion. After the field oxide film 3 is formed by the process, the gate oxide film 4 is formed on the entire upper surface thereof. Thereafter, gate electrodes 8 and 9 are formed, and oxide film spacers 11 are formed on both sidewalls of the gate electrode, and impurity ions are implanted to form source / drain regions 1. In the semiconductor device formed as described above, when a voltage larger than a threshold voltage is applied to the gates 8 and 9 or the source / drain regions, the portion A-A 'of FIG. 1 is shown in FIG. Similarly, the electric field is reduced by being separated from the channel stop region 2 of the source / drain region 10, and the high concentration source / drain region 10 is in contact with a low concentration substrate, resulting in a small junction capacitance. As a result, high-speed, high-voltage transistors can be manufactured. However, the portion B-B 'of FIG. 1 shows a channel inversion layer 12 formed in the channel region under the gate electrode as shown in FIG. In the contact region (*), the depletion layer is made small so that the electric field and the junction capacitance become large. This makes it impossible to obtain transistors of high voltage and high speed.
따라서 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 소오스/드레인영역 및 채널반전층이 채널스톱영역과 명확히 분리된 고전압, 고속의 반도체장치 및 그 제조방법을 제공하고자 한다.Accordingly, the present invention is directed to a high voltage, high speed semiconductor device in which the source / drain region and the channel inversion layer are clearly separated from the channel stop region, and a method of manufacturing the same.
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 소자분리를 위해 형성된 필드산화막과, 상기 필드산화막의 하부기판 내에 형성된 채널스톱영역과, 상기 필드산화막에 의해 소자분리된 활성영역의 모서리부 전면에 형성된 소정폭의 방어막 테두리와, 상기의 활성영역 및 상기의 방어막 테두리 상부에 걸쳐 형성된 게이트전극 라인과, 상기의 방어막 테두리 하부를 제외한 게이트전극 라인의 양측하부 기판에 형성된 소오스/드레인영역으로 구성된 반도체장치를 제공한다.In order to achieve the object as described above, the present invention provides a device comprising: a field oxide film formed for device isolation on a semiconductor substrate, a channel stop region formed in a lower substrate of the field oxide film, and an active region device separated by the field oxide film. A barrier width of a predetermined width formed over the edge portion, a gate electrode line formed over the active region and an upper portion of the barrier layer, and source / drain regions formed on both lower substrates of the gate electrode line except for the lower portion of the barrier layer. It provides a semiconductor device consisting of.
또한 본 발명은, 반도체기판 전면에 제 1 절연막을 형성하고, 비활성영역에 형성된 상기 절연막을 제거하여 개구부를 형성하는 단계와, 그 개구부 하부기판에 불순물을 이온주입하여 채널스톱영역을 형성하고, 상기 개구부에 산화막을 성장시켜 필드산화막을 형성하고, 상기 절연막을 제거한 후 중간 산화막을 형성하는 단계와, 상기 필드산화막에 의해 소자분리된 활성영역의 모서리부 전면에 소정폭의 방어막 테두리를 형성하는 단계와, 상기의 활성영역 및 상기 방어막 테두리 상부에 걸쳐 게이트전극 라인을 형성하는 단계와, 상기 방어막 테두리와 게이트전극 라인의 각 측벽에 스페이서를 형성하는 단계와, 상기의 방어막 테두리의 하부를 제외한 게이트전극 라인의 양측 하부 기판에 불순물 이온 주입하여 소오스/드레인영역을 형성하는 단계로 구성되는 반도체장치 제조방법을 제공한다.In another aspect, the present invention, forming a first insulating film on the entire surface of the semiconductor substrate, removing the insulating film formed in the inactive region to form an opening, ion implantation of impurities into the lower substrate of the opening to form a channel stop region, Growing an oxide film in the opening to form a field oxide film, removing the insulating film, and then forming an intermediate oxide film, and forming a protective film border having a predetermined width over the entire corner of the active region separated by the field oxide film; Forming a gate electrode line over the active region and an upper portion of the barrier layer; forming a spacer on each sidewall of the barrier layer and the gate electrode line; Implanting impurity ions into lower substrates on both sides of the substrate to form source / drain regions It provides a semiconductor device manufacturing method that are generated.
이하에 본 발명의 바람직한 실시예를 도면을 참조로 하여 설명하겠다.Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
제 3 도의 (a)에 도시된 바와 같이 반도체 기판(31) 상에 산화막(331) 및 질화막(332)을 순차적으로 형성한 다음 포토레지스트 패턴을 이용하여 비활성영역에 개구부(a)를 형성한다.As shown in FIG. 3A, an oxide film 331 and a nitride film 332 are sequentially formed on the semiconductor substrate 31, and then an opening a is formed in the inactive region using a photoresist pattern.
그후 제 3 도의 (b)에 도시된 바와 같이, 이 개구부 하부기판에 불순물 이온주입하여 채널스톱영역(32)을 형성하고, 900∼1000℃ 정도의 고온에서 습식산화법으로 산화시켜 개구부내에 5500Å 정도의 필드산화막(33)을 성장시킨다. 상기 질화막(332) 및 산화막(331)을 순차적으로 제거하고, 그 상부 전면에 제 1 절연막으로서 층간 산화막(34)을 형성한다.Thereafter, as shown in FIG. 3 (b), impurity ions are implanted into the lower substrate of the opening to form the channel stop region 32. The channel stop region 32 is oxidized by wet oxidation at a high temperature of about 900 to 1000 DEG C. The field oxide film 33 is grown. The nitride film 332 and the oxide film 331 are sequentially removed, and an interlayer oxide film 34 is formed on the entire upper surface thereof as a first insulating film.
그 후 상기의 층간산화막(34)의 상부에 1㎛2∼3㎛2정도의 두께로 폴리실리콘층을 형성하고, 이 상부에, 상기 필드산화막에 의해 소자분리된 활성영역의 모서리부, 즉 활성영역과 필드산화막이 만나는 라인 부분을 따라 1㎛2∼3㎛2정도의 폭으로 포토레지스터를 형성하여 이를 마스크로 상기 폴리실리콘층을 식각함으로써 제 3 도의 (c)에 도시된 바와 같이 방어막 테두리(35)를 형성한다. 이러한 방어막 테두리로는 산화막, 질화막, 또는 상기와 같은 폴리실리콘층과 같은 재료중 1이상으로 구성하도록 하여 후속하는 불순물 이온주입공정시 마스크로 이용한다. 상기의 방어막 테두리(35)가 형성된 기판 전면에 제 2 절연막(36)으로서 산화막, 질화막, 산화막을 차례로 형성하고, 포토레지트 패턴을 이용하여 제 3 도의 (d)에 도시된 바와 같이, 상기 방어막 테두리(35)의 표면부에만 상기의 절연막(36)을 남기도록 하고 나머지는 식각하여 제거한다. 그 후 게이트 산화막(37)을 형성한 후 게이트의 드레시 홀드 전압 조절을 위한 불순물 이온주입을 실시한다.Then the top of the second 1㎛ ~3㎛ forming a polysilicon layer with a thickness of about 2, and in the upper separation device by the field oxide active areas of the interlayer oxide film 34 of the corner portion, i.e., the active by etching the polysilicon layer along the region and the field oxide film portion lines meet 1㎛ ~3㎛ 2 to form a photoresist mask to a width of the second degree of this shield border as shown in degrees of claim 3 (c) ( 35). The barrier layer is formed of at least one of a material such as an oxide film, a nitride film, or the polysilicon layer as described above, and is used as a mask in a subsequent impurity ion implantation process. An oxide film, a nitride film, and an oxide film are sequentially formed as a second insulating film 36 on the entire surface of the substrate on which the protective film edge 35 is formed, and as shown in FIG. 3D using a photoresist pattern, the protective film The insulating film 36 is left only on the surface portion of the edge 35, and the others are etched and removed. After the gate oxide film 37 is formed, impurity ions are implanted to control the threshold voltage of the gate.
그 상부에 폴리실리콘층(38)과 텅스텐(WSix)(39)의 차례로 증착한 후 원하는 게이트전극 라인 형태대로 포토레지스트 패턴을 형성한다. 그리고 이를 마스크로 다시 식각함으로써 제 3 도의 (e)에 도시된 바와 같이 폴리실리콘층(38)과 텅스텐(39)으로 이루어진 게이트전극 라인을 형성한다.After the polysilicon layer 38 and tungsten (WSi x ) 39 are deposited in this order, a photoresist pattern is formed in the form of a desired gate electrode line. By etching again with a mask, as shown in FIG. 3E, a gate electrode line made of a polysilicon layer 38 and tungsten 39 is formed.
그 후 그 상부 전면에 산화막을 형성하고 이를 비등방성 식각하여 상기의 게이트전극 라인(38, 39) 및 방어막 테두리(35)의 양측벽에 스페이서(138, 135)를 형성한다. 그 후 상기의 방어막 테두리(35), 상기의 게이트전극 라인(38, 39), 그리고 그 측벽 스페이서들(135, 138)을 마스크로 불순물 이온주입을 실시함으로써, 제 3 도의 (f)에 도시된 바와 같이 상기 부분을 제외한 나머지 부분의 하부 기판부에 소오스/드레인영역(310)을 형성함으로써 본 발명의 반도체장치를 완성한다.After that, an oxide film is formed on the entire upper surface thereof and anisotropically etched to form spacers 138 and 135 on both sidewalls of the gate electrode lines 38 and 39 and the protective film edge 35. Thereafter, impurity ion implantation is performed using the protective film edge 35, the gate electrode lines 38 and 39, and the sidewall spacers 135 and 138 as a mask, thereby as shown in FIG. As described above, the source / drain regions 310 are formed in the lower substrate portions of the remaining portions excluding the portions, thereby completing the semiconductor device of the present invention.
제 4 도는 본 발명의 반도체장치의 평면도이다. 이중선으로 표시된 사각(R)의 내부는 액티브영역을 도시한 것이고, 사각(R)의 라인부분에는 라인 외측의 필드산화막(33)과 라인 내측에 기판에 소정의 폭과 두께를 가진 방어막 테두리(35)가 형성되어 있으며, 각 전극과 연결된 콘택(C)들이 도시되어 있다. 제 5 도는 (a)는 제 4 도의 A-A' 부분의 단면도이고, 제 5 도의 (b)는 제 4 도의 B-B'부분의 단면도이다.4 is a plan view of the semiconductor device of the present invention. The inside of the quadrangle R indicated by the double line shows an active region, and the line portion of the quadrangle R has a field oxide film 33 outside the line and a protective film edge 35 having a predetermined width and thickness on the substrate inside the line. Is formed, and the contacts C connected to each electrode are shown. 5A is a cross-sectional view of part A-A 'of FIG. 4, and FIG. 5B is a cross-sectional view of part B-B' of FIG.
본 발명의 반도체장치에 의하면, 채널스톱영역과 소자의 활성영역 사이의 경계 모서리 부분에 방어막 테두리를 형성하고 이를 마스크로 이온주입을 실행함으로써, 게이트전극 라인 하부의 채널반전층(312) 및 소오스/드레인영역(310)이 고농도의 채널스톱영역(32)과 명확히 분리되도록 하였다[제 5 도 (b)참조]. 이리하여 게이트전극에 고전압이 인가되어도 소오스/드레인영역 및 채널반전층이 저농도의 기판과 접촉하고 있으므로, 정션부에 형성된 디플리션영역이 증가하게 되어 전기과 정션 커패시턴스(Junction Capacitance)가 작아지게 된다. 따라서 디플리션영역의 확장으로 인해 반도체 장치의 신뢰도가 향상되고, 고전압 및 고속도의 반도체장치를 획득할 수 있게 된다.According to the semiconductor device of the present invention, the channel inversion layer 312 and the source / source of the lower portion of the gate electrode line are formed by forming a protective film edge at the edge of the boundary between the channel stop region and the active region of the device and performing ion implantation with the mask. The drain region 310 is clearly separated from the high concentration channel stop region 32 (see FIG. 5 (b)). As a result, even when a high voltage is applied to the gate electrode, the source / drain region and the channel inversion layer are in contact with the substrate having a low concentration, so that the depletion region formed in the junction portion is increased, thereby reducing the electric and junction capacitance. Therefore, the expansion of the depletion region improves the reliability of the semiconductor device and enables the acquisition of a high voltage and high speed semiconductor device.
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20061221 Year of fee payment: 13 |
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