KR940022250A - 가장 최근에 할당된 비트를 갖는 데이타 프로세서 및 그 동작 방법 - Google Patents

가장 최근에 할당된 비트를 갖는 데이타 프로세서 및 그 동작 방법 Download PDF

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Abstract

데이타 프로세서는 다수의 실행 유닛(12), 최소한 한개의 상기 실행 유닛에 결합된 재명명 버퍼(14) 및, 최소한 한개의 실행 유닛 및 상기 재명명 버퍼에 결합된 다수의 아키텍처 레지스터(16)를 갖는다. 재명명 버퍼는 그 결과를 주기적으로 수신 및 저장하고 상기 오퍼랜드 요구를 주기적으로 수신한다. 각각의 수신결과 및 오퍼랜드 아키텍처 레지스터에 관련된다. 재명명 버퍼는 수신 결과 세트중의 한 결과를 실행 유닛에 주기적으로 포위딩한다. 상기 세트의 각각의 수신 결과는 동일 아키텍처 레지스터에 관련된다. 재명명 버퍼는 동일 아키텍처 레지스터를 갱신하게 될 여러 엔트리중에 어떤 엔트리가 가장 최근에 할당된지를 판단하도록 동작할 수 있다. 동일 아키텍처 레지스터에 종착된 결과를 운영하여 적절한 값만을 포위딩하는 능력은 데이타 프로세서의 산출량을 증가시키고 명령어 스톨링을 감소시킨다.

Description

가장 최근에 할당된 비트를 갖는 데이타 프로세서 및 그 동작 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 구성된 데이타 프로세서의 블럭도,
제2도는 제1도에 도시된 재명명 버퍼의 블럭도,
제3도는 제2도에 도시된 재명명 버퍼의 내용을 시간에 따라 도시한 도면.

Claims (3)

  1. 최소한 한개의 명령어가 오퍼랜드를 요구하고 최소한 한개의 명령어가 결과를 발생하는 명령어 세트를 실행하도록 동작할 수 있는 다수의 실행 유닛(12)과, 최소한 한개의 실행 유닛에 결합되어 상기 최소한 한개의 결과 발생 명령어가 발생한 결과를 주기적으로 수신하는 아키텍처 레지스터(16) 및, 최소한 한개의 상기 실행 유닛 및 상기 다수의 아키텍처 레지스터에 결합되어, 상기 최소한 한개의 결과 방생 명령어가 발생하는 결과인 상기 아키텍처 레지스터중의 선택된 레지스터와 관련된 결과를 주기적으로 수신 및 저장하고, 상기 아키텍처 레지스터중의 제1의 선택 레지스터와 관련된 오퍼랜드를 요구하는 상기 최소한 한개의 오퍼랜드 요구 명령어로부터 오퍼랜드에 대한 요구를 주기적으로 수신하고, 상기 제1의 선택된 한 아키텍처 레지스터에 관련된 수신 결과 세트중의 수신 결과를 요구 실행 유닛으로 포위딩하도록 동작할 수 있는 재명령 버퍼(14)를 구비하는 데이타 프로세서.
  2. 최소한 한개의 명령어가 오퍼랜드를 요구하고 최소한 한개의 명령어가 결과를 발생하는 명령어 세트를 실행하도록 동작할 수 있는 다수의 실행 유닛(12)과, 최소한 한개의 상기 실행 유닛에 결합되어 상기 최소한 한개의 결과 발생 명령어의 결과를 주기적으로 수신하는 다수의 아키텍처 레지스터(16)와, 결과(데이타), 그 결과에 관련된 아키텍처 레지스터를 나타내는 택(아키텍처 레지스터 화일 택) 및, 그 결과에 관련된 제1의 가장 최근에 할당된 비트(MRA)를 저장하도록 동작할 수 있는 다수의 메모리 수단(35)과, 최소한 한개의 상기 실행 유닛 및 상기 다수의 메모리 수단에 결합되어, 아키텍처 레지스터를 식별하는 제1의 택을 주기적으로 수신하고, 상기 소정의 한 메모리 수단에 상기 제1의 택을 저장하고, 상기 소정의 한 메모리 수단에 관련된 상기 제1의 가장 최근에 할당된 비트를 제1논리 상태로 설정하고, 제1의 택과 논리적으로 동일한 택을 갖는 메모리 소자의 서브세트의 각각의 제1의 가장 최근에 할당된 비트를 제2논리 상태로 설정하는 할당 수단(14,18) 및, 최소한 한개의 실행 유닛 및 다수의 메모리 수단에 결합되어, 상기 메모리 수단중의 하나와 관련된 선택 결과를 상기 아키텍처 레지스터중의 제1아키텍처 레지스터와 관련된 오퍼랜드를 요구하는 실행 유닛으로 포워딩하며, 상기 한개의 메모리 수단은 논리 상태에 있어서 상기 아키텍처 레지스터중의 제1아키텍처 레지스터 및 제1의 가장 최근에 할당된 비트의 제1논리 상태에 각각 해당하는 택 및 제1의 가장 최근에 할당된 비트를 갖는 포워딩 수단(14,18)을 구비하는 데이타 프로세서.
  3. 데이타 프로세서 동작 방법에 있어서, 제1시간에서, 다수 세트중의 제1세트로서 제1의 택 및 제1의 가장 최근에 할당된 비트를 다수 메모리 소자중의 제1메모리 소자에 저장하는데, 상기 제1의 택은 제1결과에 관련된 제1메모리 셀의 어드레스를 식별하고, 상기 제1결과에 관련된 상기 제1의 가장 최근에 할당된 비트는 제1논리 상태를 취하며, 제2시간에서, 다수의 세트중의 제2세트로서 제2의 택 및 제2의 가장 최근에 할당된 비트를 다수의 메모리 소자중의 제2메모리 소자에 저장하는데, 상기 제2의 택은 제2결과에 관련된 메모리 셀의 어드레스를 식별하며, 상기 제2결과에 관련된 상기 제2의 가장 최근에 할당된 비트는 제1논리 상태를 취하며, 제2논리 상태를 가장 최근에 할당된 비트의 서브세트에 저장하며, 상기 각각의 택은 상기 제2의 택과 논리적으로 동일한 가장 최근에 할당된 비트이 서브세트와 관련되는 단계를 포함하는 데이타 프로세서의 동작 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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