KR940010432B1 - Digital analog converter - Google Patents

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문정환
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    • B60W—CONJOINT CONTROL OF VEHICLE SUB-UNITS OF DIFFERENT TYPE OR DIFFERENT FUNCTION; CONTROL SYSTEMS SPECIALLY ADAPTED FOR HYBRID VEHICLES; ROAD VEHICLE DRIVE CONTROL SYSTEMS FOR PURPOSES NOT RELATED TO THE CONTROL OF A PARTICULAR SUB-UNIT
    • B60W2710/00—Output or target parameters relating to a particular sub-units
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Abstract

The device lessens Glitch which increases due to the large change of digital input code, detects the change of digital input code during low clock, and reduces the THD of output waveform by making an output of half of a difference. This device comprises latch units (32,42)(33,43) which latch the decoded output from both Y-decoder (31) and X-decoder (41), Y,X-comparators (34)(44) which compare each odd output among the decoding outputs of the latch unit, Y,X-multiplexer/latches (35)(45) which latch and multiplex the latch outputs from the latch unit and the compared outputs from the Y,X-comparators, a current shell matrix (50) which converts the digital value to the analog value.

Description

디지탈-아날로그 변환기Digital to Analog Converter

제 1 도는 종래 비디오 신호 처리용 전류셋 매트릭스 방식의 디지탈-아날로그 변환기 블럭 구성도.1 is a block diagram of a digital-to-analog converter block of a current set matrix method for processing a conventional video signal.

제 2 도는 제 1 도에 있어서, 3×23디코더의 입출력표.2 is an input / output table of a 3x2 3 decoder according to FIG.

제 3 도는 제 1 도에 있어서 전류셋 매트릭스 전류셋 회로도.3 is a current set matrix current set circuit diagram of FIG.

제 4 도는 본 발명 비디오 신호 처리용 전류셋 매트릭스 방식의 디지탈-아날로그 변환기 블럭 구성도.4 is a block diagram of a digital-to-analog converter of a current set matrix method for processing video signals according to the present invention.

제 5 도는 제 3 도에 있어서 비교부와 멀티플렉서/래치부의 상세 회로도.5 is a detailed circuit diagram of the comparison unit and the multiplexer / latch unit in FIG.

제 6 도는 디지탈-아날로그 변환기의 출력 파형도.6 is an output waveform diagram of a digital-to-analog converter.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31 : Y의 디코더 32,33,42,43 : 래치31: Y Decoder 32,33,42,43: Latch

34 : Y-비교부 35 : Y-멀티플렉서/래치부34: Y-comparative part 35: Y-multiplexer / latch part

41 : X-디코더 44 : X-비교부41: X-decoder 44: X-comparison

45 : X-멀티플렉서/래치부 50 : 전류셋 매트릭스45: X-multiplexer / latch 50: Current set matrix

본 발명은 비디오 신호 처리용 고속 디지탈-아날로그 변환기(DAC)에 관한 것으로, 특히 입력되는 디지탈 코드에 변화가 심할수록 증가되는 글리치(Glitch)양을 감소시키고, 클럭의 로우기간동안에 디지탈 입력 코드의 변화를 비교부에서 감지하고 그 기간동안에 차분(difference)의 반만큼 출력을 변화시켜 출력파형의 THD를 작게하도록 한 디지탈-아날로그 변환기에 관한 것이다.The present invention relates to a high-speed digital-to-analog converter (DAC) for video signal processing, and more particularly, to reduce the amount of glitch that increases as the change in the input digital code increases, and to change the digital input code during the low period of the clock. The present invention relates to a digital-to-analog converter that detects a value at a comparator and changes the output by half of the difference during the period to reduce the THD of the output waveform.

종래 비디오 신호 처리용 전류셋 매트릭스 방식의 디지탈-아날로그 변환기 블럭 구성도는 제 1 도에 도시된 바와 같이, N비트 디지탈 입력중 상위 M비트 디지탈 신호를 입력받아 온도계 부호화 방식으로 디코딩을 행하는 Y디코더(11)와, 상기 N비트 디지탈 입력중 하위(N-M)비트의 디지탈 신호에 대해 온도계 부호화 방식의 디코딩을 행하는 X디코더(21)와, 상기 Y,X디코더(11)(21)에서 발생되는 신호출력의 시간상 편차를 줄여주도록한 3단래치부(12)(22)와, 상기 3단 래치부(11)(22)에서 출력되는 디지탈 입력을 아날로그 출력으로 변환하게 하는 전류셋 매트릭스(10)로 구성되었다.As shown in FIG. 1, a conventional Y-decoder block diagram of a digital-to-analog converter block of a current set matrix for video signal processing receives a higher M-bit digital signal among N-bit digital inputs and decodes the same by a thermometer encoding method. 11), the X decoder 21 which decodes the thermometer coding method of the low-order (NM) bit digital signal among the N-bit digital inputs, and the signal output generated by the Y and X decoders 11 and 21. Three-stage latch (12) (22) to reduce the deviation in time, and the current set matrix 10 for converting the digital input output from the three-stage latch (11) (22) to an analog output It became.

이와 같이 구성된 종래의 회로에 있어서 본 방식은 비디오 신호 처리용 고속 디지탈-아날로그 변환기 방식중의 하나로 현재 가장 보편적으로 사용되는 방식(COMOS공정)으로서 속도/소비전력 측면에서 가장 특성이 좋은 방식으로, 이하 회로의 동작을 살펴보면 다음과 같다.In the conventional circuit configured as described above, this method is one of the high speed digital-to-analog converter methods for video signal processing (COMOS process) and is the most widely used method in terms of speed and power consumption. The operation of the circuit is as follows.

N비트 디지탈 입력중 상위 M비트는 Y디코더(11)에 입력되고 하위(N-M)비트가 X디코더(21)에 입력되면 그 디코더(11)(21)에서는 온도계 부호화 방식으로 디코딩하여 출력하는데 예를들어 제 2 도에 도시된 바와 같이 디코더의 입력으로 3개의 디지탈 데이타(D2,D1,D0)가 입력됨에 따라 23개의 출력 데이타(D7-D0)으로 디코딩되어 출력된다.If the upper M bits of the N-bit digital inputs are input to the Y decoder 11 and the lower (NM) bits are input to the X decoder 21, the decoders 11 and 21 decode and output them by thermometer coding. g is decoded and outputted by the three digital data (D 2, D 1, D 0) is two to three output data (D 0 -D 7) as inputs to the input of the decoder as shown in FIG. 2.

이와 같이 온도계 부호화 방식으로 디코딩된 데이타는 3단래치부(12)(22)에 각각 래치되는데 이는 Y,X디코더(11)(21)의 시간상 편차를 줄여주는 조율역할을 해준다. 상기 3단래치부(12)(22)의 출력은 전류셋 매트릭스(10)로 인가되어 입력된 디지탈 값을 아날로그로 변환시켜 출력시킨다.The data decoded by the thermometer encoding method is latched in the three-stage latch units 12 and 22, respectively, which serves to reduce the temporal deviation of the Y and X decoders 11 and 21. The output of the three-stage latch unit 12, 22 is applied to the current set matrix 10 to convert the input digital value into an analog output.

여기서, 전류셋 매트릭스(10)는 제 3 도에 도시된 바와 같이 전원전압단(VDD)이 드레인측에 연결된 트랜지스터(FET1)의 게이트를 래치에 연결하고, 출력단 저항(RL)이 득레인측에 연결된 트랜지스터(FET2)의 게이트에 약 3.4V정도의 바이어스 전압(VBL)을 걸며, 상기 트랜지스터(FET1, 2)의 소오스 접속점과 연결된 드레인을 갖는 트랜지스터(FET3)의 게이트에 약 1V정도의, 바이어스 전압(VBL)을 인가하도록 하는데, 여기서 디지탈신호를 아날로그로 변화시킬때의 방법은 다음과 같다.Here, as shown in FIG. 3, the current set matrix 10 connects the gate of the transistor FET1 having the power supply voltage terminal V DD connected to the drain side to the latch, and the output stage resistor R L is gained. The bias voltage V BL of about 3.4V is applied to the gate of the transistor FET2 connected to the side, and about 1V is applied to the gate of the transistor FET3 having a drain connected to the source connection point of the transistors FET1 and 2. To apply a bias voltage (V BL ), the method for converting a digital signal to analog is as follows.

입력되는 디지탈 값에 대응되는 갯수만큼의 전류셋을 오프시켜 아날로그 출력단(AVout)에 연결된 저항(RL)에 흐르는 전류량을 줄임으로써 출력전압은 증가시켜 아날로그 출력을 표현한다.The output voltage is increased by reducing the amount of current flowing through the resistor R L connected to the analog output terminal AVout by turning off the current set corresponding to the input digital value, thereby representing the analog output.

즉, 전류셋 매트릭스(10)내 각각의 전류셋은 제 3 도에 도시된 바와 같이 입력 디지탈 값에 대응되는 갯수만큼 전류셋의 전류를 래치단 출력에 연결되는 전류셋내 엔모스 트랜지스터를 통해 흘리면 출력전압이 높아지게 되는데, 이런 방식으로 출력전압이 아날로그 형으로 표시가능해진다.That is, each current set in the current set matrix 10 is outputted when the current of the current set flows through the NMOS transistor in the current set connected to the latch stage output by the number corresponding to the input digital value as shown in FIG. The voltage is increased, in this way the output voltage can be displayed in analog form.

이상에서와 같이 Y,X디코더(11)(21)로 디지탈 신호가 입력되면 이 Y,X디코더(11)(21)에서 각기 온도계 부호화 방식으로 디코딩하여 출력시켜 3단래치부(12)(22)에 디코더(11)(21)의 신호출력에 대해 시간상 편차를 조율한 뒤 전류셋 매트릭스(10)로 입력시킨다. 그러면 상기 전류셋 매트릭스(10)에서는 입력되는 디지탈 값에 대응되는 갯수만큼 전류셋을 오프시킨 뒤 아날로그 출력단에 연결된 저항(RL)에 흐르는 전류량을 줄여 출력전압을 증가시켜 아날로그은 변환하도록 한다.As described above, when a digital signal is input to the Y and X decoders 11 and 21, the Y and X decoders 11 and 21 decode and output the thermometer signals using the three-stage latching unit 12 and 22, respectively. ) Is adjusted to the signal output of the decoders 11 and 21 and input to the current set matrix 10. Then, the current set matrix 10 turns off the current set by the number corresponding to the input digital value, reduces the amount of current flowing through the resistor R L connected to the analog output terminal, and increases the output voltage to convert the analog.

그러나, 종래의 회로에 있어서 입력되는 디지탈 값의 변화가 커지면 커질수록 아날로그 출력단에 글리치(Glitch)가 크게 발생한다는 점과 입력되는 디지탈 값의 변화가 커지면 커질수록 제 6a 도에서와 같이 출력단에서의 파형의 THD가 커지는 문제점이 있었다.However, in the conventional circuit, the larger the change in the input digital value, the larger the glitch occurs in the analog output stage, and the larger the change in the input digital value, the waveform at the output stage as shown in FIG. 6A. There was a problem that the THD becomes larger.

이와 같은 종래의 문제점을 해결하기 위하여 본 발명은 클럭의 로우기간 동안에 디지탈 입력코드의 변화를 감지하여 그 로우기간 동안 차분(difference)의 반만큼 출력시켜 아날로그 출력의 THD를 개선하고, 디지탈 코드의 변화에 따른 글리치 현상을 줄여주도록 한 디지탈-아날로그 변환기를 창안한 것으로, 인한 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve such a conventional problem, the present invention detects the change in the digital input code during the low period of the clock and outputs half the difference during the low period to improve the THD of the analog output, and the change of the digital code. The digital-to-analog converter is designed to reduce the glitch due to the present invention, and will be described in detail with reference to the accompanying drawings.

제 4 도는 본 발명 비디오 신호 처리용 전류셋 매트릭스 방식의 디지탈-아날로그 변환기 블럭 구성도로서 이에 도시한 바와 같이, N비트 디지탈 입력중 상위 M비트를 입력받아 온도계 부호화 방식의 디코딩을 행하는 Y디코더(31)와, 상기 Y디코더(31)의 디코딩된 출력을 순차 래치하는 래치부(32)(33)와, 상기 래치부(32)(33)의 홀수번째 출력을 각각 입력받아 디지탈 입력코드의 변화를 감지하는 Y-비교부(34)와, 상기 Y-비교부(34)의 비교출력과 래치부(33)의 출력을 입력받아 멀티플렉싱 및 래치를 행하는 Y-멀티플렉서/래치부(35)와, N비트 디지탈 입력중(N-M) 비트를 입력받아 온도계 부호화 방식의 디코딩을 행하는 X디코더(41)와, 상기 X디코더(41)의 디코딩된 출력을 순차 래치하는 래치부(42)(43)와, 상기 래치부(42)(43)의 홀수번째 출력을 각기 입력으로 하여 디지탈 입력코드의 변화를 감지하는 X-비교부(44)와, 상기 X-비교부(44)의 비교출력과 래치부(43)의 출력에 따라 멀티플렉싱을 수행함과 아울러 래치가능한 X-멀티플렉서/래치부(45)와, 상기 Y,X-멀티플렉서/래치부(34)(45)의 디지탈 출력을 입력받고 그에 대응하는 아날로그로 변환하도록 한 전류셋 매트릭스(50)로 구성하였다.4 is a block diagram of a digital-to-analog converter block of the current set matrix method for video signal processing according to the present invention. As shown in the figure, a Y decoder 31 which receives upper M bits among N-bit digital inputs and decodes a thermometer encoding method is shown in FIG. ), And latch portions 32 and 33 sequentially latching the decoded output of the Y decoder 31 and odd-numbered outputs of the latch portions 32 and 33, respectively, to receive a change in the digital input code. A Y-multiplexer / latch section 35 for receiving the Y-comparing section 34, a comparison output of the Y-comparing section 34, and an output of the latch section 33 to perform multiplexing and latching; An X decoder 41 for receiving a NM bit from a bit digital input and performing decoding using a thermometer encoding scheme, a latch unit 42 and 43 for sequentially latching the decoded output of the X decoder 41, Digital input using the odd-numbered outputs of the latch sections 42 and 43 respectively. A latchable X-multiplexer / latch section that performs multiplexing according to the X-comparison section 44 that detects a change in the output code, and the output of the comparison section and the latch section 43 of the X-comparison section 44. (45) and a current set matrix (50) configured to receive the digital outputs of the Y, X-multiplexer / latch sections (34, 45) and convert them into analogs corresponding thereto.

이와 같이 구성된 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured as described above in detail.

N비트 디지탈 입력중에서 상위 M비트의 디지탈 신호가 Y디코더(31)에 입력되고, N비트중 하위(N-M) 비트의 디지탈 신호가 X디코더(41)에 입력되면 Y디코더(31)에서는 온도계 부호화 방식으로 디코딩한 2M개의 데이타를 X디코더(41)에서는 온도계 부호화 방식으로 디코딩한 2N-M개의 데이타를 각각 첫번째 래치부(32)(42)와 두번째 래치부(33)(43)로 순차 래치하도록 하는데, 상기 첫번째 래치부(32)(42)와 두번째 래치부 (33)(43)의 홀수번째 출력(Dn), (Dn-1), Y,X-비교부(34)(44)로 입력된다. 예를들어 Y디코더(31)의 출력이 23개이면 비교부(34)로 입력되는 데이타 수는 23/21=22개가 된다. 그러면 비교부(34)(44)에서는 원클럭의 시점에서 클럭이 로우로 될 때 그 변화감지한다.When the digital signal of the upper M bit is input to the Y decoder 31 among the N bit digital inputs, and the digital signal of the lower (NM) bit of the N bits is input to the X decoder 41, the Y decoder 31 uses a thermometer encoding scheme. a 2 M of the data decoded by the X decoder 41 to be sequentially latches a 2 NM of data, decodes the thermometer encoding method, respectively the first latch section 32, 42 and the second latch section 33 (43) To odd-numbered outputs (D n ), (D n-1 ), and Y, X-comparison portions (34) (44) of the first latch portions (32) (42) and the second latch portions (33) (43). Is entered. For example, the output of the Y decoder 31 is 23 number of data input to the comparison unit 34 is two (2) 3/2 = 1 22. Then, the comparison units 34 and 44 detect the change when the clock becomes low at the time of the one clock.

여기서, Y,X디코더(31)(41)에 래치부(32,42)(33,43)로 출력데이타를 전송하는 전송라인을 각각 2M과 2(N-M)개이고, 이중에서 Y,X 비교부(34)(44)로 연결되는 전송라인 수는 홀수번째 라인으로 연결되어 있다.Here, 2 M and 2 (NM) transmission lines respectively transmitting output data to the latch units 32, 42 (33, 43) to the Y and X decoders 31 and 41, respectively, of which Y and X are compared. The number of transmission lines connected to the units 34 and 44 is connected to odd lines.

제 5 도에 도시한 바와 같이 Y,X-비교부(34)(44)는 래치부의 홀수번째 출력(Dn)과 그에 대응되는 제 2 래치부(33)의 홀수번째 출력(Dn-1)을 각각 입력받아 배타적 오아링을 행한 후 출력하는 (2M+1)개의 배타적 오아게이트(XOR1l-XOR1n)로 구성하였다.As shown in FIG. 5, the Y, X-comparison portion 34, 44 has an odd-numbered output D n of the latch portion and an odd-numbered output D n-1 of the second latch portion 33 corresponding thereto. ) Are composed of (2 M + 1 ) exclusive Oagates (XOR1 l -XOR1 n ) that receive and perform exclusive oaring.

또한, Y,X멀티플렉서/래치부(35)(45)는 두번째 래치부의 한 출력단과 비교부의 출력단이 연결된 배타적 오아게이트(XOR2l-XOR2n) 및 두번째 래치부의 다른 한 출력단과 접지측이 연결된 배타적 오아게이트(XOR3l-XOR3n)의 출력단은 인버터(I1)를 통한 클럭(CLK) 입력단이 일측에 접속된 앤드게이트(AD2l-AD2n)의 타측에 접속하고, 상기 두번째 래치부의 다른 한 출력단이 일측에 접속된 앤드게이트(ADl-ADln)의 타측은 클럭입력단에 접속하며, 상기 앤드게이트(AD1l-AD1n) (AD2l-AD2n)의 출력을 최종출력에 연결된 노아게이트(NR1-NRn)의 입력단에 접속하여 구성한다.In addition, the Y, X multiplexer / latch unit 35, 45 is an exclusive oragate (XOR2 l -XOR2 n ) connected to one output terminal of the second latch unit and the output terminal of the comparator unit, and an exclusive output terminal connected to the other output terminal of the second latch unit and the ground side. The output terminal of the oA gate (XOR3 l -XOR3 n ) is connected to the other side of the AND gate (AD2 l -AD2 n ) to which the clock (CLK) input terminal through the inverter I 1 is connected to one side, and the other end of the second latch part. The other side of the AND gate AD l -ADl n having the output terminal connected to one side thereof is connected to the clock input terminal, and the NOA gate connected to the final output of the output of the AND gates AD1 l -AD1 n (AD2 l -AD2 n ). It is configured by connecting to the input terminal of (NR 1 -NR n ).

상기와 같이 구성된 비교부(34)(44)에서 비교하여 클럭(CLOCK)이 로우가 되는 구간동안 그 변화의 1/2만큼 변화시켜 Y,X-멀티플렉서/래치(35)(45)로 출력시키면 상기 Y,X-멀티플렉서/래치(35)(45)에서 멀티플렉싱하여 디지탈 값을 전류셋 매트릭스(50)로 입력하면 그에 대응하는 아날로그 값을 출력토록 한다.Compared by the comparators 34 and 44 configured as described above and changed by half of the change during the period when the clock is low, the output is output to the Y, X-multiplexer / latch 35, 45. When the digital value is input to the current set matrix 50 by multiplexing at the Y, X-multiplexer / latch 35, 45, an analog value corresponding thereto is output.

이상에서 상세히 설명한 바와 같이 본 발명은 입력되는 디지탈 값의 변화에 따라 글리치(Glitch) 현상을 줄여주고, 출력단에서의 THD를 개선토록 하였다.As described in detail above, the present invention reduces the glitches according to the change of the input digital value and improves the THD at the output stage.

Claims (3)

N비트 디지탈 입력에 대해 상위 M비트를 디코딩하는 Y-디코더(31) 및 하위(N-M)비트를 디코딩하는 X-디코더(41)의 디코딩된 출력을 순차 래치하는 래치부(32,42)(33,43)와, 상기 래치부(32,42)(33,43)의 디코딩 출력중 홀수번째 출력을 각기 입력받아 비교하는 Y,X-비교부(34)(44)와, 상기 Y,X-비교부(34)(44)의 비교출력 및 래치부(33,34)의 래치 출력을 각기 입력받아 멀티플렉싱함과 아울러 래치를 행하는 Y,X-멀티플렉서/래치(35)(45)와, 상기 Y,X-멀티플렉서/래치(35)(45)의 디지탈 값을 그에 대응하는 아날로그 값으로 변환한 후 출력하는 전류셋 매트릭스(50)로 구성된 디지탈-아날로그 변환기.Latch sections 32, 42 and 33 for sequentially latching the decoded outputs of the Y-decoder 31 for decoding the upper M bits and the N-decoder 41 for decoding the lower (NM) bits for N-bit digital inputs. , 43, and Y, X-comparing units 34 and 44 for receiving and comparing odd-numbered outputs of the decoding outputs of the latch units 32 and 42 and 33 and 43, respectively, Y, X-multiplexer / latch 35, 45 for receiving and multiplexing the comparison outputs of the comparison sections 34 and 44 and the latch outputs of the latch sections 33 and 34, respectively, and the Y And a current-set matrix (50) which converts the digital values of the X-multiplexer / latch (35) (45) into corresponding analog values and outputs them. 제 1 항에 있어서, Y,X-비교부(34)(44)는 첫번째 래치의 홀수번째 출력(Dn)과 그에 대응하는 두번째 래치의 출력(Dn-1)을 비교하는 배타적 오아게이트(XOR1l∼XOR1n)로 구성된 디지탈-아날로그 변환기.4. The Y, X-comparison portion 34, 44 further comprises an exclusive oragate that compares the odd-numbered output D n of the first latch with the output D n-1 of the second latch corresponding thereto. A digital-to-analog converter consisting of XOR1 l to XOR1 n ). 제 1 항에 있어서, Y,X-멀티플렉서/래치(35,45)는 비교부의 출력 및 두번째 래치부의 한 출력이 연결된 배타적 오아게이트(XOR2l-XOR2n)와 접지측 및 두번째 래치부의 다른 한 출력이 연결된 배타적 오아게이트(XOR3l-XOR3n)의 출력은 앤드게이트(AD2l-AD2n)의 일측 입력에 접속하고, 그 타측입력은 클럭(CLK)신호를 반전시키는 인버터(Il)에 접속하며, 상기 두번째 래치부의 다른 한 출력이 일측입력에 연결된 앤드게이트(AD1l-AD1n)의 타측입력은 클럭입력단에 접속하고, 상기 앤드게이트(AD1l-AD1n)(AD2l-AD2n)의 출력을 최종출력단에 연결된 노아게이트(NRl-NRn)의 입력측에 접속하여 구성된 디지탈-아날로그 변환기.The Y, X-multiplexer / latch (35,45) is provided with an exclusive oragate (XOR2 l -XOR2 n ) connected to the output of the comparator and one output of the second latch, and the other output of the ground and second latches. The output of this connected exclusive ogate (XOR3 l -XOR3 n ) is connected to one input of the AND gate (AD2 l -AD2 n ), and the other input is connected to an inverter (I l ) which inverts the clock (CLK) signal. The other input of the AND gates AD1 l -AD1 n connected to the other input of the second latch unit is connected to a clock input terminal, and the AND gates AD1 l -AD1 n (AD2 l -AD2 n ) are connected to a clock input terminal. A digital-to-analog converter configured by connecting the output of a to the input side of a nodal gate (NR l -NR n ) connected to the final output stage.
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