KR940009643B1 - 롬 제조방법 - Google Patents
롬 제조방법 Download PDFInfo
- Publication number
- KR940009643B1 KR940009643B1 KR1019910020279A KR910020279A KR940009643B1 KR 940009643 B1 KR940009643 B1 KR 940009643B1 KR 1019910020279 A KR1019910020279 A KR 1019910020279A KR 910020279 A KR910020279 A KR 910020279A KR 940009643 B1 KR940009643 B1 KR 940009643B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon
- rom
- type polysilicon
- depositing
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000004020 conductor Substances 0.000 claims abstract 7
- 238000000151 deposition Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical group 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래 롬의 동작을 나타낸 회로도
제 2 도는 제 1 도에 따른 롬의 실시예를 나타낸 단면도
제 3 도는 제 2 도에 따른 부분 평면도
제 4 도는 본 발명 롬의 일시예를 나타낸 단면도
제 5 도는 제 4 도에 따른 부분 평면도
제 6 도는 본 발명 롬의 다른 실시예를 나타낸 단면도
* 도면의 주요부분에 대한 부호의 설명
20 : 산화막 21, 25, 30 : 금속
22, 28 : N형 폴리실리콘 23, 29 : 폴리실리콘
24 : 포토레지스트 26, 31 : P형 폴리실리콘
27 : 경계면
본 발명은 롬 제조방법에 관한 것으로 특히 롬(Read Only Memory)영역 전체를 접촉장 (Contact Window)없이 실현함으로써 대용량 및 고집적 롬 제조에 적당하도록 한 것이다.
종래 롬은 제 1 도와 같이 다수의 다이오드와 X-디코더(3), Y-게이트(4), Y-디코더(5), 센스 앰프(6)로 구성되어 X-디코더(3)와 Y-디코더(5)에 롬의 주소가 입력되면 워드라인(WL0-WL3)과 비트라인(BL0-BL3)이 각각 선택되고 다이오드(1)는 접촉창을 만들지 않으므로서 Y-게이트(4)의 비트라인(BL0)과 끊어져 있으므로 X-디코더(3)에 입력된 주소에 따라 워드라인(WL0)에 신호가 가해져도 Y-게이트(4)의 비트라인(BL0)에 상기 신호는 전달되지 않으나 다이오드(2)는 접촉창을 통하여 비트라인(BL0)에 연결되어 있으므로 워드라인(WL1)에 신호가 인가되면 비트라인(BL0)으로 상기 신호가 전달된다.
제 2 도는 제 1 도에 따른 롬의 실시예를 나타낸 단면도이고 제 3 도는 제 2 도에 따른 부분 평면도로서 제 2 도와 같이 기판상에 산화막(7)을 증착시키고 금속(8)을 형성하며 P형 폴리실리콘(9)과 N형 폴리실리콘(10)을 차례로 적층한뒤 사진 식각법으로 상기 P형 폴리실리콘(9)과 N형 폴리실리콘(10)의 불필요한 부분을 식각해서 중간 절연막(
Phospho-Silicate Glass)(11)을 증착하여 상기 N형 폴리실리콘(10)상의 중간절연막(11) 일부를 사진 식각법으로 제거해서 접촉창(12)을 설정한후 사진 식각법으로 금속(13)을 패터닝(Patterning)한다.
이와같이 제조되는 종래의 롬은 금속(8)을 워드라인, 금속(13)을 비트라인으로 사용하여 P형 폴리실리콘(9)과 N형 폴리실리콘(10)은 P-N 접합 다이오드를 형성하고 P형 쪽은 금속(8)에 연결되며 N형 쪽은 금속(13)의 연결 여부에 따라 정보의 유무가 결정된다.
즉, 접촉창(12)의 설정 여부에 따라 정보의 유무가 결정되며 제 3 도와 같이 다른 비트라인의 인접 금속(13)의 돌출부간의 거리(A)와 동일 비트라인의 금속(13) 돌출부간의 거리(B)는 비교적 크다.
이와같은 종래의 기술은 1비트마다 접촉창(12)이 필요하므로 고집적 롬 소자를 실현하기가 어렵다는 결점이 있었다.
본 발명은 이와같은 종래이 결점을 감안하여 안출한 것으로 롬 전체 영역을 접촉창 없이 실현하여 고밀도, 고속, 대용량의 롬을 달성하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제 4 도는 본 발명의 일실시예를 나타낸 단면도로서 기판상에 산화막(20)을 증착하고 금속(21)을 증착한후 N형 폴리실리콘(22)을 사진 식각법으로 형성하며 폴리실리콘(23)을 증착하고 사진식각법으로 금속(25)을 형성하여 포토레지스트(24)를 선택적으로 패터닝한 후 이온(P+)주입하여 P형 폴리실리콘(26)을 형성하고 포토레지스트(24)를 제거한다.
이와같은 본 발명은 이온(P+)주입으로서 P형 폴리실리콘(26)을 형성하므로 별도의 접촉창을 설정할 필요가 없으며 각 셀의 비트라인과의 접속여부는 이온(P+)주입 여부에 의해서 결정되고 제 5 도를 참조해서 보면 경계면(27)과 금속(25)을 수반하는 거리(C)(D)가 비교적 짧다.
제 6 도는 본 발명의 다른 실시예를 나타낸 단면도로서 기판상에 산화막(20)을 증착하고 N형 폴리실리콘(28)을 증착한후 폴리실리콘(29)을 수반하는 거리(C)(D)가 비교적 짧다.
제 6 도는 본 발명의 다른 실시예를 나타낸 단면도로서 기판상에 산화막(20)을 증착하고 N형 폴리실리콘(28)을 증착한후 폴리실리콘(29)을 형성하며 사진 식각법으로 금속(30)을 일정 간격으로 설정해서 상기 금속(30)을 통하여 선택적으로 이온(P+)을 주입하므로 P형 폴리실리콘(31)을 형성한다.
이상에서 설명한 바와같이 본 발명은 별도의 접촉창을 형성하지 않고 이온 주입으로서 다이오드를 형성하므로 제조 공정이 간단해지며 대용량 롬 제조에 적당하고 고집적화를 실현할 수 있는 효과가 있다.
Claims (2)
- 기판상에 절연막을 증착하고 상기 절연막위 전면에 전도체를 증착한후 N형 폴리실리콘(22)을 일정 간격으로 패터닝하여 롬셀 영역을 정의하는 단계와, 상기 전도체와 N형 폴리실리콘(22) 상면이 도포되도록 폴리실리콘(23)을 증착하고 상기 폴리실리콘상의 롬셀 영역에 전도체를 형성하는 단계와, 포토레지스트(24)를 상기 롬셀 영역에 형성된 전도체 상면이 선택적으로 오픈되도록 패터닝하는 단계와, P형 이온을 주입하여 상기 폴리실리콘(23)중 롬셀 영역에 선택적으로 P형 폴리실리콘(26)을 형성하고 포토레지스트(24)를 제거하는 단계를 차례로 실시하여 이루어지는 롬 제조방법.
- 기판상에 절연막을 증착하고 상기 절연막 상부 전면에 N형 폴리실리콘(28)을 증착한후 상기 N형 폴리실리콘(28) 상부 전면에 폴리실리콘(29)을 증착하는 단계와, 상기 폴리실리콘(29) 상면에 전도체를 일정간격으로 형성하고 폴리실리콘(29)중 상기 전도체 하층 부위에 선택적으로 P형 이온을 주입하여 P형 폴리실리콘(31)을 형성하는 단계를 차례로 실시하여서 이루어지는 롬 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910020279A KR940009643B1 (ko) | 1991-11-14 | 1991-11-14 | 롬 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910020279A KR940009643B1 (ko) | 1991-11-14 | 1991-11-14 | 롬 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR930011227A KR930011227A (ko) | 1993-06-24 |
KR940009643B1 true KR940009643B1 (ko) | 1994-10-15 |
Family
ID=19322843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910020279A KR940009643B1 (ko) | 1991-11-14 | 1991-11-14 | 롬 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR940009643B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130141974A (ko) * | 2012-06-18 | 2013-12-27 | 위니아만도 주식회사 | 냉장고의 모터 제어 방법 |
-
1991
- 1991-11-14 KR KR1019910020279A patent/KR940009643B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130141974A (ko) * | 2012-06-18 | 2013-12-27 | 위니아만도 주식회사 | 냉장고의 모터 제어 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR930011227A (ko) | 1993-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4180826A (en) | MOS double polysilicon read-only memory and cell | |
US4225945A (en) | Random access MOS memory cell using double level polysilicon | |
US4804637A (en) | EEPROM memory cell and driving circuitry | |
US4597060A (en) | EPROM array and method for fabricating | |
CA1159953A (en) | V-mos device with self-aligned multiple electrodes | |
US6180979B1 (en) | Memory cell arrangement with vertical MOS transistors and the production process thereof | |
US4420874A (en) | Method of producing an IIL semiconductor device utilizing self-aligned thickened oxide patterns | |
US5036378A (en) | Memory device | |
JPS6342420B2 (ko) | ||
US4369564A (en) | VMOS Memory cell and method for making same | |
US4326331A (en) | High coupling ratio electrically programmable ROM | |
US5008214A (en) | Method of making crosspoint dynamic RAM cell array with overlapping wordlines and folded bitlines | |
US4060738A (en) | Charge coupled device random access memory | |
US5723350A (en) | Process for fabricating a contactless electrical erasable EPROM memory device | |
US4126899A (en) | Junction field effect transistor random access memory | |
US4139786A (en) | Static MOS memory cell using inverted N-channel field-effect transistor | |
US4316203A (en) | Insulated gate field effect transistor | |
US4467450A (en) | Random access MOS memory cell using double level polysilicon | |
US4825267A (en) | Field effect transistor having self-registering source and drain regions to minimize capacitances | |
EP0223986B1 (en) | Method for making self-aligned semiconductor structures | |
US4926224A (en) | Crosspoint dynamic ram cell for folded bitline array | |
US5086410A (en) | Non-erasable eprom cell for redundancy circuit | |
US4352997A (en) | Static MOS memory cell using inverted N-channel field-effect transistor | |
US4353082A (en) | Buried sense line V-groove MOS random access memory | |
US6265748B1 (en) | Storage cell arrangement in which vertical MOS transistors have at least three different threshold voltages depending on stored data, and method of producing said arrangement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20040920 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |