KR940008740B1

KR940008740B1 - Video codec vlc

Info

Publication number: KR940008740B1
Application number: KR1019900000799A
Authority: KR
Inventors: 한 이
Original assignee: 금성정보통신 주식회사; 이만용
Priority date: 1990-01-24
Filing date: 1990-01-24
Publication date: 1994-09-26
Also published as: KR910015128A

Abstract

The circuit processes the variable length coding (VLC) and fixed length coding (FLC), which conversion coefficients are separated in to run and level, in real time with a code converting PAL and a code length PAL. The circuit includes a run-level RAM (1) storing separated conversion coefficient, a code length conversion PAL (2) providing VLC code length, a code conversion PAL (3) determining the escape code setting, a data multiplexors (4,5) loading VLC or FLC code length informations according to the escape code, a parallel load down counter (6) loading the output of the multiplexor (4), a 20 bit parallel/serial converter (7) loading the output of the multiplexor (5), a D flip-flop (8) latching the pel clock (pelck4) temporarily, and AND gates (9-11).

Description

Combined Coefficients of Transform Coding in Video Codec Multiplexer

제1도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

제2도는 (a)-(i)는 제1도의 각부 동작 파형도.FIG. 2 is a waveform diagram of operating parts of FIG.

제3도(a),(b)는 코드 길이 변환 PAL과 코드 변환 PAL에 대한 입ㆍ출력 전리치표.3 (a) and 3 (b) show input / output ionization tables for the code length conversion PAL and the code conversion PAL.

제4도는 종래의 영상 정보 변환 계수 처리 회로도.4 is a conventional video information conversion coefficient processing circuit diagram.

* 되면의 주요부분에 대한 부호의 설명* Explanation of symbols for major part of

1 : 런, 레벨 RAM 2 : 코드 길이 변환 PAL1: run, level RAM 2: code length conversion PAL

3 : 코드 변화 PAL 4,5 : 2-1라인 데이타 멸티플렉서3: Code change PAL 4,5: 2-1 line data attenuator

6 : 병렬 로드 다운 카운터 7 : 20비트 별렬/직렬 변환기6: Parallel Load Down Counter 7: 20-Bit Serial-to-Serial Converter

8 : 디 플립플롭 9-11 : 앤드 케이트8: the flip-flop 9-11: and Kate

본 발명은 비디오 코덱(Video Codec) 멀티플렉서에서 런(RUN)과 레벨(Level)로 분리된 변환 계수의 실시간 가변 길이 부호화(VLC) 및 고정 길이 부호화(FLC)혼용 회로에 관한 것으로 특히, 국제 전신 전화 자문 위원회(CCITT)의 최근 자료(CCITT SGXV doc 540R)에 면시된 런, 레베 실시간 가변 길이 레이블을 근거로 런과 레벨 형태로 분리된 변환계수를 실시간 가변길이 부호화 및 고정 길이로 부호화 할 수 있도록 한 런과 레벨로 분리된 변환 계수의 실시간 가변 길이 부호화 및 고정 길이 부호화 혼용 회로에 관한 것이다.The present invention relates to a circuit for real-time variable length coding (VLC) and fixed length coding (FLC) mixing of transform coefficients separated by RUN and level in a video codec multiplexer. Based on the latest data from the CCITT (CCITT SGXV doc 540R), run and level conversion coefficients based on run-time variable length labels can be encoded with real-time variable length encoding and fixed length encoding. The present invention relates to a mixed circuit of real-time variable length encoding and fixed length encoding of transform coefficients separated by run and level.

종래에 있어 한국 과학기술원에서 개발된 영상 정보의 부호화 기술개발 보고서에 실린 변환 계수 처리 회로는 제4도에 나타낸 바와 같이 8×8 양자화된 변환 계수 메모리(31)와 ; 상기에서 양자화된 변환 계수의 '0'런을 가능한한 길게 하기 위한 지그-재그 주사부(32)와 ; 제로 검출부(33)와 ; 부호하여 전송 데이타량을 감소시키기 위한 허프만 코드부(34) 및 런-길이(Length) 코드부(35)와를 연결 구성하여서 된 것으로 그의 동작 관계는 다음과 같다.Conventionally, the transform coefficient processing circuit shown in the image technology coding report developed by the Korea Advanced Institute of Science and Technology includes an 8x8 quantized transform coefficient memory 31, as shown in FIG. A zig-zag scan section 32 for making the '0' run of the quantized transform coefficients as long as possible; A zero detector 33; The Huffman code part 34 and the run-length code part 35 for reducing the amount of data to be transmitted by signing are connected to each other. The operation relationship is as follows.

먼저, 8×8 양자화된 변환 계수 메모리(31)에 기억된 양자화된 변환 계수의 '0'런을 가능한한 길게 하기 위해 지그-재그 주사부(32)를 통해 지그-재그 주사를 수행한 후 지그-재그 주사한 변환 계수 출력중 '001'이 아닌것에 대해서는 이에 대응하는 허프만 코드부(34)를 통해 허프만 코드를 발생시키고, 연속적인 '0'에 대해서는 런-길이 코드부(35)를 통해 변환된 코딩 결과를 발생시키게 되나 CCITT SGXV에서 고려 하는 영상 회의 시스템에 대한 표준화 방안을 고려하지 않은 설계이므로 다른 기종과의 상호 호환성이 결여되고, 또한 영상 처리 능력에 있어 1초당 322560 pel을 처리할 수 있으나 이는 CCITT 표준화 영상인 풀(FULL) CIF(Common intermediate Format)를 실시간 처리할 수 없는 문제점이 있었다.First, to make the '0' run of the quantized transform coefficients stored in the 8x8 quantized transform coefficient memory 31 as long as possible, the jig-zag scan is performed through the zig-zag scanning unit 32, and then the jig Huffman code is generated through the Huffman code part 34 corresponding to the non-001 output of the output of the transformed coefficients, and converted through the run-length code part 35 for successive '0's. Although it generates the coding result, it does not consider the standardization method for the video conferencing system considered by CCITT SGXV, so it lacks interoperability with other models and can handle 322560 pel per second in the image processing capability. This is a problem that can not process the full CIF (Full Common Common Format), which is a CCITT standardized image.

본 발명은 이와 같은 종래의 문제점을 해소시키기 위하여 제안한 것으로, 코드 변환(Converting) PAL과 코드 길이 PAL을 사용하여 런과 레벨에 대한 실시간 가변 길이 부호화(VLC) 및 고정 길이 부호화(FLC)를 실시간에 처리할 수 있도록 하므로서 기존에 비해 호환성이 향상될 뿐만 아니라 단순한 VLC를 수행하는 방법에 비해 코딩 효율이 높아지게 되어 데이타 감축이 크며, 처리 속도 또한 풀 CIF 화소(Picture)를 초당 10장씩 처리할 수 있는 런과 레벨로 분리된 변환 계수의 실시간 가변 길이 부호화 및 고정 길이 부호화 혼용 회로를 제공하는 것을 목적을 하며, 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.The present invention has been proposed to solve such a conventional problem, using real time variable length coding (VLC) and fixed length coding (FLC) for the run and level using a code conversion PAL and code length PAL This process not only improves compatibility compared to conventional methods but also improves coding efficiency compared to the method of performing simple VLC, resulting in large data reduction, and a processing speed that can process 10 full CIF pixels per second. It is an object of the present invention to provide a real-time variable length encoding and fixed length encoding mixed circuit of transform coefficients separated into and levels, which will be described below in detail with reference to the accompanying drawings.

제1도에 나타낸 바와 같이 본 발명 회로의 구성은 펠클럭 펄스(Pelck1)에 동기된 메모리 해독 펄스에 의해 런 및 레벨로 분리된 변환 계수를 기억하는 런, 레벨 RAM(1)과; 상기 런, 레벨 RAM(1)에서 14비트의 런, 레벨 데이타가 입력되면 펠클럭(Pelck2)에 의해 VLC코드의 길이에 해당하는 값으로 출력하는 코드 길이 변환 PAL(2)과 ; 상기 런, 레벨 RAM(1)에서 출력되는 14비트의 런, 레벨 데이타를 펠클럭(Plelck2)에 의해 FLC 코드 값을 출력시킴과 동시에 에스케이프(ESCAPE) 코드(ES)의 세팅 여부를 결정하는 코드 변환 PAL(3)과 ; 상기 코드 변환PAL(3)의 에스케이프 코드(ES)가 '1'로 세팅되어 현재 발생된 코드가 VLC 레이블에 존재할 경우 5비트의 VLC코드 길이 정보를 로드하는 2-1라인 데이타 멀티플렉서(4)와 ; 상기 코드 변환 PAL(3)의 에스케이프 코드(ES)가 '0'으로 리세트되어 현재 발생된 코드가 VLC 레이블에 없을 경우 20비트의 FLC 길이 정보를 로드하는 2-1라인 데이타 멀티플렉서(5)와 ; 상기 2-1 라인 데이타 멀티플렉서(4)에서 출력되는 5비트의 코드 길이를 펠클럭(Pelck3)에 동기된 기록 펄스에 의해 병렬로 로드하는 병렬 로드 다운 카운터(6)와 ; 상기 2-1 라인 데이타 멀티플렉스(5)에서 출력되는 병렬의 3-20비트 코드값을 펠크럭(Pelck3)에 동기된 기록 펄스에 의해 직렬 데이타로 변환시켜 로드하는 20비트 병렬/직렬 변환기(7)와 ; 펠클럭(Pelck4)을 입력받아 일정 시간 래치하는 디 플립플롭(8)과 ; 상기 디 플립플롭(8)의 출력(Q)과 50MHZ의 클럭 신호를 논리적 하는 앤드 게이트(9)와 ; 상기 병렬 로드 다운 카운터(6)에서 출력되는 다운 카운터 종료 포인트와 앤드 케이트(9) 출력을 논리적하는 앤드 케이트(10)와로 이루어짐을 특징으로 하는 것으로 여기서 미설명 부호 11은 리세트 신호 및 클릴어 펄스가 동시에 입력될때 디 플립플롭(8)을 클리어시키기 위한 앤드 케이트이다.As shown in FIG. 1, the configuration of the circuit of the present invention comprises: a run, a level RAM 1 for storing conversion coefficients separated into run and level by a memory readout pulse synchronized with a pelclock pulse Peck1; A code length conversion PAL 2 for outputting a 14-bit run and level data from the run and level RAM 1 to a value corresponding to the length of the VLC code by Pelck2; A code for determining whether to set the ESCAPE code while simultaneously outputting the FLC code value by the Plckck2 of the 14-bit run and level data output from the run and level RAM 1. Transform PAL (3); Escape code (ES) of the code conversion PAL (3) is set to '1' and the 2-1 line data multiplexer (4) for loading 5-bit VLC code length information when the currently generated code exists in the VLC label Wow ; Escape code (ES) of the code conversion PAL (3) is reset to '0' and 2-1 line data multiplexer (5) for loading 20-bit FLC length information when the currently generated code is not in the VLC label Wow ; A parallel load down counter (6) which loads the 5-bit code length output from the 2-1 line data multiplexer (4) in parallel by a write pulse synchronized with a Pell clock (3); A 20-bit parallel / serial converter for converting and loading parallel 3-20 bit code values output from the 2-1 line data multiplex 5 into serial data by a write pulse synchronized with Pelck3. )Wow ; A de-flip-flop 8 which receives a pell clock 4 and latches it for a predetermined time; An AND gate 9 which logically outputs the output of the flip-flop 8 and a clock signal of 50 MHz; And a down counter end point outputted from the parallel load down counter 6 and an end gate 10 logically outputting the end gate 9. Here, reference numeral 11 denotes a reset signal and a clear pulse. And is for clearing the flip-flop 8 when is simultaneously input.

또한, 본 발명에서 사용되는 펠클럭(Pel Clock)은 1화소에 대한 터리 시간을 1화소 동안 처리해야 할 그림 요소(Pixel)의 갯수로 나눈 시간을 1주기로 하는 클럭으로 1초에 10장의 풀 CIF 화소를 처리한다고 할 때 1화소 처리 시간은 100m 초이고, 화소의 총 그림 요소수는 152064개이므로 펠클럭(Pelck)은 1.52MHZ가 되며,실제 실험에서는 1.67MHZ로 나타나고 있다.In addition, the Pel Clock used in the present invention is a clock that divides the battery time for one pixel by the number of picture elements to be processed in one pixel as one cycle, which is 10 full CIFs per second. In the case of processing a pixel, the processing time of one pixel is 100m seconds, and the total number of picture elements of the pixel is 152064, so the Pelck becomes 1.52MHZ, and in actual experiment, it is represented as 1.67MHZ.

또한, 펠클럭(Pelck1-Pelck4)은 펠클럭(Pelck)과 주기는 같되 제2도의 (c)-(f)에 나타낸 바와 같이 위상만 서로 다르고, 제2도의 (g)와 같은 쉬프트 클럭(Shift CLK은 50MHZ를 사용하여 최대 20비트의 병렬/직렬 변환을 400nch초에 수행할 수 있도록 하였다. 이와 같이 구성된 본 발명 회로의 작용 효과를 제2도의 (a)-(i)를 참조하여 설명하면 다음과 같다.In addition, the Pelck1-Pelck4 has the same period as the Pelck but differs only in phase as shown in (c)-(f) of FIG. 2, and the shift clock (Shift) as shown in (g) of FIG. CLK uses 50MHZ to perform parallel / serial conversion of up to 20 bits in 400 nch seconds.The working effect of the circuit of the present invention configured as described above will be described with reference to (a)-(i) of FIG. Same as

먼저, 펠클럭 (Pelck1)에 동기된 메모리 해독 펄스를 이용하면 런, 레벨 RAM(1)메모리에서 14비트(런 6비트+레벨 8비트)의 데이타를 해독하게 되는데, 여기서 제3도는 코드 길이 변환 PAL(2)과 코드 변환 PAL(3)에 대한 입ㆍ출력 상태의 진리치표이다.First, using a memory read pulse synchronized with Pelck1, 14-bit (run 6-bit + level 8-bit) data is decoded from the run and level RAM memory, where FIG. The truth table of the input / output states for the PAL (2) and the code conversion PAL (3).

따라서, 코드 변환 PAL(3)은 펠클럭(Pelck1)에 의해 런과 레벨 데이타가 PAL 입력에 인가되면 펠클럭(Pelck2)에 의해 코드를 변환하게 되는데 제3도의 (a),(b)는 VLC 레이블에 나타낸 바와 같이 입력된 런과 레벨이 코드를 갖게 되면 해당 코드를 발생시키고, 에스케이프 코드(ES) 비트를 1로 세팅하며, 해당하는 VLC 코드가 없을 경우에는 에스케이프 코드(ES)를 '0'으로 리세트시키고, 기타 코드 정보 또한 모두 '0'으로 하여 출력시키게 된다.Therefore, the code conversion PAL 3 converts the code by Pelck2 when run and level data are applied to the PAL input by Pelck1. FIG. 3 (a), (b) shows VLC. As indicated on the label, if the run and level entered have a code, that code is generated, the escape code (ES) bit is set to 1, and if there is no corresponding VLC code, the escape code (ES) is set to ' It resets to 0 'and outputs all other code information as' 0'.

여기서, 에스케이프 코드(ES)란 컴퓨터에서 정의된 문자 코드의 조합으로서, 보통 단말 장치에서 그 코드 이후에 계속되는 코드 조합을 다른 의미로 인식할 수 있도록 하는데 사용되는 것이다.Here, the escape code (ES) is a combination of character codes defined in the computer, and is usually used to enable the terminal device to recognize a code combination following the code in a different meaning.

또한, 코드 길이 변환기(2)도 코드 변환기(3)와 그 구조는 같으나 단지 VLC코드가 있을 경우에 VLC 코드의 길이에 해당하는 값을 출력시키고, 코드가 없을 경우에는 모든 출력이 '로우'가 된다.Also, the code length converter 2 has the same structure as the code converter 3, but only outputs a value corresponding to the length of the VLC code when there is a VLC code. do.

한편, 2-1 라인 데이타 멀티플렉서(4)는 코드 변환 PAL(3)에서 출력되는 에스케이프 코드(ES) '하이' 일때 즉, 현재 발생된 코드가 VLC 레이블에 존재하는 경우 멀티플렉서(4)의 선택 입력 단자(S)에 '하이'신호가 인가되므로 5비트의 VLC 코드 길이 정보를 병렬 다운 카운터(6)에 로드하고, 2-1 라인 데이타 멀티플렉서(5)는 상기와 같이 에스케이프 코드(ES)가 '하이'일때 3-14비트의 VLC 코드 값을 20비트 병렬/직렬 변환기(7)에 로드시키게 된다.On the other hand, the 2-1 line data multiplexer 4 selects the multiplexer 4 when the escape code ES 'high' output from the code conversion PAL 3 is present, that is, when the currently generated code is present in the VLC label. Since the 'high' signal is applied to the input terminal S, 5-bit VLC code length information is loaded into the parallel down counter 6, and the 2-1 line data multiplexer 5 is escape code ES as described above. When is 'high', the VLC code value of 3-14 bits is loaded into the 20-bit parallel / serial converter (7).

또한, 에스케이프 코드(ES)가 '로우'신호로 출력될때 즉, 현재 발생된 코드가 VLC 레이블에 없는 경우에는 2-1 라인 데이타 멀티플렉서(4,5)의 선택 입력 단자(S)에 '로우'신호가 인가되므로 5비트의 FLC 코드 길이 정보는 병렬 로드 다운 카운터(5)에 로드되고, 20비트의 FLC 코드 값은 20비트 병렬/직렬 변환기(7)에 로드된다.In addition, when the escape code ES is output as the 'low' signal, that is, when the currently generated code is not present in the VLC label, the low input signal is selected to the select input terminal S of the 2-1 line data multiplexer 4,5. Since the 'signal is applied, 5-bit FLC code length information is loaded into the parallel load down counter 5, and the 20-bit FLC code value is loaded into the 20-bit parallel / serial converter 7.

한편, 병렬/직렬 변환기(7)에 코드 값이 로드되고, 병렬 로드 다운 카운터(6)에 코드 길이가 로드되면, 제2도의 (h)와 같은 50MHZ의 쉬프트 클럭이 동작되므로 병렬 로드 다운 카운터(6)에 로드된 코드의 길이 수 만큼의 클럭이 발생되어 병렬 데이타가 직렬 데이타로 변환되는데, 이때 병렬 로드 다운 카운터(6)에서는 로드된 코드 길이 값을 '0'이 될때까지 다운 카운팅하여 '0'이 되면 제2도의 (i)와 같은 클리어 펄스를 발생시켜 쉬프트 클럭의 발생을 중지시키므로서 병렬/직렬 변환기(7)에서의 병렬/직렬 변환 과정이 중지 되는데, 여기서 제2도의 (a)는 앤드 게이트(11)의 일측 입력 단자에 인가되는 리세트 신호(Reset)를 나타낸 파형이다.On the other hand, when the code value is loaded in the parallel / serial converter 7 and the code length is loaded in the parallel load down counter 6, the 50 MHZ shift clock as shown in FIG. The number of clocks as many as the length of the code loaded in 6) is generated and the parallel data is converted into serial data. At this time, the parallel load down counter 6 counts down the loaded code length value until it becomes '0' and '0'. ', The parallel / serial conversion process in the parallel / serial converter 7 is stopped by generating a clear pulse as shown in (i) of FIG. 2, whereby the shift clock is stopped. This waveform shows the reset signal Reset applied to one input terminal of the AND gate 11.

이상에서 설명한 바와 같이 본 발명에 의하면 CCITT SGXV에서 연구중인 영상 회의 시스템에 대한 표준화 방안에 기초하여 분리된 런, 레벨을 실시간에 VLC 및 FLC할 수 있도록 하므로서 종래의 경우에 비해 호환성이 향상될 뿐만 아니라, 단순히 VLC를 수행하는 방식에 비해 코딩 효율이 향상되어 데이타의 감축이 크고, 또한 처리 속도를 초당 10장씩 처리할 수가 있는 것이다.As described above, according to the present invention, VLC and FLC can be separated in real time based on the standardization scheme for the video conferencing system under CCITT SGXV, thereby improving compatibility. In addition, coding efficiency is improved compared to the method of simply performing VLC, and data reduction is large, and the processing speed can be processed by 10 sheets per second.

Claims

A run that stores the conversion coefficients separated into run and level by a memory readout pulse synchronized with Pelck1, the level RAM 1; A code length conversion PAL 2 for outputting a 14-bit run and level data from the run and level RAM 1 to a value corresponding to the length of the VLC code by Pelck2; A code for determining whether or not to set the ESCAPE code while outputting the FLC code value by Pelck2 with 14 bits of run and level data outputted from the run and level RAM 1. Conversion PAL (3); The escape code ES of the code conversion PAL 3 is set to '1' so that the 2-1 line data multiplexer 4 which loads 5-bit VLC code length information when the currently generated code is present in the VLC label )Wow ; 2-1 line data multiplexer 5 which loads 20-bit FLC length information when the escape code ES of the code conversion PAL 3 is reset to '0' and the currently generated code is not present in the VLC label. Wow ; A parallel load down counter (6) which loads the 5-bit code length output from the 2-1 line data multiplexer (4) in parallel by a write pulse synchronized with a Pell clock (3); A 20-bit parallel / serial converter (7) for converting and loading parallel 3-20-bit code values output from the 2-1 line data multiplexer (5) into serial data by means of a write pulse synchronized to a Peel clock (3). Wow ; A de-flip-flop 8 which receives a pell clock 4 and latches it for a predetermined time; An AND gate 9 which logically outputs the output of the flip-flop 8 and a clock signal of 50 MHz; And a down counter end point output from the parallel load down counter (6) and an AND gate (10) logically outputting the AND gate (9).