KR940008736B1 - Error detecting circuit of time axis - Google Patents
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Abstract
Description
제1도는 종래 시간축 오차 검출회로도.1 is a conventional time axis error detection circuit diagram.
제2도는 제1도의 각부 입, 출력 파형도.2 is a waveform diagram of input and output parts of FIG.
제3도는 본 발명 시간축 오차 검출회로 블럭도.3 is a block diagram of a time axis error detection circuit of the present invention.
제4도는 제3도의 각부 입, 출력 파형도.4 is a waveform diagram of input and output parts of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : A/D 변환부 3 : 래치신호발생부1: A / D converter 3: latch signal generator
4 : 동기신호지연부 8 : 플래그발생부4: Sync signal delay unit 8: Flag generator
10 : 선택부10: selection unit
본 발명은 시간축 오차 검출회로에 한 것으로, 특히 4fsc로 샘플링된 수평동기신호(Hsync)의 소수부 오차를 검출하도록 한 시간축 오차검출회로에 관한 것이다.The present invention relates to a time axis error detection circuit, and more particularly, to a time axis error detection circuit for detecting a fractional part error of a horizontal sync signal Hsync sampled at 4 fsc.
제1도는 종래의 시간축 오차 검출회로도로서, 수정발진자로 기준이 되는 수평등기신호를 발생하는 수평 동기신호 발생부(20)와, 상기 수평동기신호 발생부(20)에서 출력된 수평동기신호를 시정수를 이용하여 톱니파를 발생하는 톱니파 발생부(30)와, 외부에서 인가되는 재생된 수평동기신호(Hsync)의 하강에지에서 매우 짧은 시간동안 샘플링 펄스를 발생하는 샘플링 펄스발생부(40)와, 상기 샘플링 펄스발생부(40)에서 발생된펄스에 따라 톱니파발생부(30)에서 출력된 톱니파펄스를 샘플링하고 그 샘플링된 펄스를 1H(63.5μs)동안 홀드하는 샘플링 및 홀드부(50)와, 상기 샘플링 및 홀드부(50)에서 출력된 펄스를 필터링하고 그 필터링된 펄스를 전압제어발진기(Vcc)에 인가하는 필터부(60)로 구성되었다.1 is a conventional time axis error detection circuit diagram, in which a horizontal synchronizing signal generator 20 generating a horizontal registered signal as a reference to a crystal oscillator, and a horizontal synchronizing signal output from the horizontal synchronizing signal generator 20 are corrected. A sawtooth wave generator 30 for generating a sawtooth wave using a number, a sampling pulse generator 40 for generating a sampling pulse for a very short time at a falling edge of the reproduced horizontal synchronization signal Hsync applied from the outside; A sampling and holding unit 50 for sampling the sawtooth pulse output from the sawtooth generator 30 according to the pulse generated by the sampling pulse generator 40 and holding the sampled pulse for 1H (63.5 μs); The filter unit 60 filters the pulses output from the sampling and holding unit 50 and applies the filtered pulses to the voltage controlled oscillator Vcc.
이와같이 구성된 종래 시간축 오차 검출회로의 동작을 첨부된 도면 제2도를 참조하여 상세히 설명하면, 수평동기신호 발생부(20)에서 수정발진자로 기준이 되는 제 2도의 (a)와 같은 파형의 수평동기신호가 발생되어 톱니파발생부(30)에 인가된다.The operation of the conventional time axis error detection circuit configured as described above will be described in detail with reference to FIG. 2 of the accompanying drawings. In the horizontal synchronization signal generator 20, horizontal synchronization of a waveform as shown in FIG. A signal is generated and applied to the sawtooth wave generating unit 30.
이에따라 톱니파 발생부(30)는 시정수(RC)로 상기 수평동기신호를 제2도의 (b)와 같은 파형의 톱니파 펄스를 만들어 출력하게 되고, 이때 외부로 부터 제2도의 (c)와 같은 파형 즉, 시간축 오차가 내재된 재생수평동기신호(Hsync)가 샘플링펄스 발생부(40)에 입력됨에 따라 상기 샘플링 펄스발생부(40)는 그 입력되는 재생수평동기신호(Hsync)의 하강에지에서 매우 짧은 시간동안 펄스를 발생시키게 되며 제2도의 (d)는 이와같이 발생된 펄스의 파형을 표시한 것이다.Accordingly, the sawtooth wave generator 30 outputs the horizontal synchronous signal as a sawtooth pulse with the waveform as shown in FIG. 2 (b) by the time constant RC, and at this time, the waveform as shown in FIG. That is, as the regeneration horizontal synchronization signal Hsync having a time axis error is input to the sampling pulse generator 40, the sampling pulse generator 40 is very at the falling edge of the input regeneration horizontal synchronization signal Hsync. The pulse is generated for a short time, and (d) of FIG. 2 shows the waveform of the generated pulse.
아울러 상기 샘플링 펄스발생부(40)에서 발생된 펄스는 샘플링 및 홀드부(50)에 입력되고 이에따라 샘플링 및 홀드부(50)는 톱니파발생부(30)에서 발생된 톱니파펄스를 상기 샘플링 펄스발생부(40)에서 발생된 펄스로 시간축 오차에 따라 샘플링하게 되고 이에따라 제2도의 (e)에 도시된 바와같이 계단파형태의 시간축오차가 검출된다.In addition, the pulse generated by the sampling pulse generator 40 is input to the sampling and holding unit 50, and accordingly, the sampling and hold unit 50 receives the sawtooth pulse generated by the sawtooth wave generator 30 as the sampling pulse generator. The pulse generated at 40 is sampled according to the time axis error, and accordingly, the time axis error in the stepped wave shape is detected as shown in (e) of FIG.
상기 계단파를 정현파로 변환하기 위해 필터부(60)의 저역필터로 필터링하면 제2도의 (e)에 도시된 점선과 같은 시간축 오차를 얻을 수 있고 이 시간축 오차에 따른 정현파로 전압제어발진기 (Vcc)를 구동하여 시간축 오차를 보장하게 된다.Filtering by the low pass filter of the filter unit 60 in order to convert the stepped wave into a sinusoidal wave can obtain a time axis error such as the dotted line shown in (e) of FIG. 2 and the sinusoidal wave voltage controlled oscillator (Vcc) ) To ensure time-base error.
그러나 이와같은 종래 시간축 오차검출회로는 아날로그 적으로 시간축 오차를 보정하는 회로에는 적용될 수 있으나 현재 A/V기기등이 디지탈화해 가는 시점에 이르러 이러한 종래 시간축 오차 검출회로를 디지탈 기기에 적용하기 위해서는 AD 변환기 등을 추가로 필요하게 되며 아울러 수평동기 모드를 서브캐리어(subcarrier) 모드로 변환하기 위해서는 시간축 오차를 4fsc 정보분석 능력이상의 소수부 검출을 해야되는 데 이러한 검출이 불가능한점 등의 문제점이 있었다.However, the conventional time axis error detection circuit can be applied to a circuit that compensates for the time axis error analogously, but in order to apply the conventional time axis error detection circuit to a digital device at the time when the A / V device is digitizing, In addition, in order to convert the horizontal synchronization mode to the subcarrier mode, it is necessary to detect the fractional part beyond 4fsc information analysis capability.
따라서 본 고안의 목적은 4fsc로 샘플링된 수평동기신호의 소수부 오차를 검출하여 디지탈기기에 적용가능 하도록 시간축 오차 검출회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a time axis error detection circuit to detect a fractional error of a horizontal synchronous signal sampled at 4 fsc and to be applicable to a digital device.
이러한 본 고안의 목적은 입력되는 아날로그 비디오신호를 4fsc로 샘플링하여 디지탈 신호를 변환하여 출력하는 A/D 변환부와 A/D 변환부에서 출력된 값과 수평동기 윈도우내에 존재하는 수평동기신호의 하강에지의 레벨값과 비교하여 레벨을 검출하는 동기신호 비교부와, 동기신호 비교부에서 검출된 레벨에 따라 래치신호를 발생하는 래치신호 발생부와, 래치신호, 발생부에서 출력된 래치신호에 의해 A/D 변환부에서 출력된 신호 및 4fsc로 샘플링된 수평동기신호를 1H(63.5μs) 동안 지연시켜 출력하는 동기신호 지연부와, 동기신호 지연부에서 출력된 두값을 각각 20IRE를 감산하여 시간축으로 벗어난 양을 계산하는 제1감산부와, 제1감산부에서 출력된 각각의 값을 가산하는 가산부와, 제1감산부에서 출력된 각각의 값을 감산하는 제2감산부와, 가산부에서 가산되어 출력된 값을 시간축으로 환산하는 단위보정부와, 제2감산부에서 감산되어 출력된 값의 소수부를 검출하여 플래그를 발생하는 플래그 발생부와, 플래그 발생 부에서 발생된 제어신호에 따라 시간축으로 환산된 단위보정부의 출력값과 시간축 오차 보정값을 선택하여 출력하는 선택부와 선택부의 출력값을 래치신호 발생부에서 발생된 래치신호에 따라 출력하여 전압제어발진기에 입력함과 아울러 그 출력값을 피이드백 시켜 선택부에 인가하는 오차래치부를 구성함으로써 달성되는 것으로 이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The purpose of the present invention is to sample the analog video signal input at 4 fsc and convert the digital signal and output the A / D converter and the horizontal output signal falling in the horizontal synchronization window and the value output from the A / D converter. A synchronization signal comparison section for detecting a level in comparison with an edge level value, a latch signal generation section for generating a latch signal according to the level detected by the synchronization signal comparison section, a latch signal, and a latch signal output from the generation section. A synchronization signal delay unit for delaying and outputting the signal output from the A / D converter and the horizontal synchronization signal sampled at 4 fsc for 1H (63.5 μs), and subtracting 20 IRE from the two values output from the synchronization signal delay unit to the time axis. A first subtractor for calculating the amount of deviation, an adder for adding respective values output from the first subtractor, a second subtractor for subtracting each value output from the first subtractor, andA unit correction unit for converting the added and output values into the time axis, a flag generation unit for generating a flag by detecting a fractional part of the value subtracted from the second subtraction unit, and generating a flag; The output of the selector and the time-base error correction value converted by the unit correction unit and the output value of the selector are output in accordance with the latch signal generated by the latch signal generator, input to the voltage controlled oscillator, and the output value is fed. This is achieved by configuring an error latch unit applied to the selection unit by whitening. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명 시간축 오차 검출회로 볼럭도로서 입력되는 아날로그 비디오신호(Video)를 4fsc로 샘플링하여 디지탈신호로 변환하여 출력하는 A/D 변환부(1)와, 상기 A/D 변환부에서 출력된 값과 수평동기 윈도우내에 존재하는 수평동기신호의 하강에지의 레벨값과 비교하고 레벨을 검출하는 동기신호 비교부(2)와, 상기 동기신호비교부(2)에서 검출된 레벨에 따라 래치신호를 발생하는 래치신호 발생부(3)와, 상기 레치신호 발생부(3)에서 출력된 래치신호에 의해 A/D 변환부(1)에서 출력된 신호 및 4fsc로 샘플링된 수평동기신호(Hsync)를 각각 1H(63.5μs) 동안 지연시켜 출력하는 동기신호지연부(4)와, 상기 동기신호지연부(4)에서 출력된 두값을 각각 20IRE를 감산하고 시간축으로 벗어난 양을 계산하는 제1감산부(5)와, 상기 제1감산부(5)에서 출력된 각각의 값을 가산하는 가산부(6)와, 상기 제1감산부(5)에서 출력된 각각의 값을 감산하는 제2감산부(7)와, 상기 제2감산부(7)에서 감산되어 출력된 값의 소수부를 검출하여 플래그를 발생하는 플래그발생부(8)와, 상기 가산부(6)에서 가산되어 출력된 값을 시간축으로 환산하고 그 환산된 값으로 단위를 보정하여 출력하는 단위보정부(9)와, 플래그 발생부(8)에서 발생된 제어신호에 따라 시간축으로 환산된 단위보정부(9)의 출력값과 시간축 오차 보정값을 선택하여 출력하는 선택부(10)와, 상기 선택부(10)의 출력값을 래치신호발생부(3)에서 출력된 래치신호에 따라 출력하여 전압제어발진기 (Vcc)에 입력함과 아울러 그 출력값을 피이드백시켜 선택부(10)에 인가하는 오차래치부(11)로 구성하였다.3 is an A / D converter 1 for sampling and outputting an analog video signal (Video) input as 4 fsc and converting the digital signal into a digital signal, and outputting the A / D converter. And a latch signal according to the level detected by the synchronization signal comparison unit 2 and the synchronization signal comparison unit 2 for detecting the level by comparing the level value with the falling edge of the horizontal synchronization signal existing in the horizontal synchronization window. A signal output from the A / D converter 1 by the latch signal generator 3 generating the latch signal, the latch signal output from the latch signal generator 3, and a horizontal synchronous signal Hsync sampled at 4 fsc. Are respectively delayed for 1H (63.5μs) and the synchronization signal delay unit 4 and the first subtractor for subtracting 20IRE from each of the two values output from the synchronization signal delay unit 4 and calculating the amount off the time axis. (5) and the respective values output from the first subtracting section 5 An adder 6, a second subtractor 7 for subtracting each value output from the first subtractor 5, and a fractional part of the value subtracted and output from the second subtractor 7. A flag generator (8) for detecting a flag and generating a flag, a unit corrector (9) for converting a value added and output from the adder (6) to a time axis and correcting the unit with the converted value; The selection unit 10 selects and outputs the output value of the unit correction unit 9 converted to the time axis and the time axis error correction value according to the control signal generated by the flag generator 8, and the selection unit 10. Outputs the output value according to the latch signal output from the latch signal generator 3, inputs it to the voltage controlled oscillator Vcc, and feeds the output value to the error latch unit 11 that is applied to the selection unit 10. Configured.
이와같이 구성한 본 발명 시간축 오차 검출회로의 동작 및 효과를 첨부한 도면 제4도를 참조하여 상세히 설명하면 비디오신호(Video)가 A/D 변환부(1)에 입력되면 A/D 변환부(1)는 포트(P3)로 입력되는 수평동기신호(Hsync)에 따라 비디오신호를 샘플링하여 디지탈신호를 변환한후 그 변환된 디지탈신호를 동기신호지연부(4) 및 동기신호 비교부(2)에 각각 입력하게 된다.The operation and effects of the time-axis error detecting circuit of the present invention configured as described above will be described in detail with reference to FIG. 4. When a video signal is input to the A / D converter 1, the A / D converter 1 After sampling the video signal according to the horizontal synchronization signal (Hsync) input to the port (P3) and converts the digital signal, the converted digital signal to the synchronous signal delay unit 4 and the synchronous signal comparison unit 2, respectively Will be entered.
이에따라 동기신호 비교부(2)는 외부에서 입력되는 수평동기신호 윈도우(W Hsync)의 40IRE 단위중 상기 A/D 변환부(1)에서 인가된 디지탈신호가 20IRE 단위이하의 값인가 비교하여 레벨을 검출하게 된다.Accordingly, the synchronization signal comparison unit 2 compares whether the digital signal applied from the A / D conversion unit 1 is less than 20IRE units among the 40IRE units of the horizontal synchronization signal window (W Hsync) input from the outside and adjusts the level. Will be detected.
이때 검출된 값이 20IRE 이하의 값이면 이와같이 검출한 레벨값을 래치신호발생부(3)에 인가하게 되고 제4도의 (a)-(c)는 20IRE 이하의 값이 레벨검출된 것이며 아울러 래치신호발생부(3)는 래치신호를 발생하여 동기신호지연부(4)에 입력함과 아울러 오차래치부(11)에 이 래치신호를 인가하게 된다.At this time, if the detected value is 20IRE or less, the level value detected in this way is applied to the latch signal generator 3, and (a)-(c) of FIG. The generation unit 3 generates a latch signal and inputs it to the synchronization signal delay unit 4, and applies the latch signal to the error latch unit 11.
따라서 상기 동기신호지연부(4)는 포트(P2)(P3)에 입력되는 디지탈신호 및 4fsc로 샘플링된 수평동기신호(Hsync)를 래치신호 발생부(3)에서 발생된 래치신호에 따라 1H(63.5μs) 동안 지연시켜 포트(P4) (P5)로 출력하여 제1감산부(5)의 입력단자(P6) (P7)에 입력한다.Accordingly, the synchronization signal delay unit 4 is configured to convert the digital signal inputted to the ports P2 and P3 and the horizontal synchronization signal Hsync sampled at 4 fsc according to the latch signal generated by the latch signal generator 3 to 1H ( It is delayed for 63.5 μs) and outputs to the ports P4 and P5 and inputs them to the input terminals P6 and P7 of the first subtraction section 5.
이에따라 제1감산부(5)는 포트(P2) (P3)에 각각 입력된 값 즉, 제4도의 (a)∼(c)에 도시된 S1, S2값을 각각 20IRE 단위를 감산한후 그 감산된 값을 출력다(P8) (P9)를 통해 출력하여 가산부(6) 및 제2감산부(7)의 입력단(P10-P13)에 각각 인가하게 된다.Accordingly, the first subtraction unit 5 subtracts 20IRE units from the values input to the ports P2 and P3, that is, the S1 and S2 values shown in FIGS. 4A to 4C, respectively. The outputted values are output through P8 and P9 and applied to the input terminals P10 to P13 of the adder 6 and the second subtractor 7, respectively.
이에따라 가산부(6)는 입력단(P10) (P11)에 각각 입력되는 두값 즉, 제4도(a)∼(c)의 △1값 및 △2값을 가산한후 출력하여 단위보정부(9)에 인가하고 아울러 제2감산부(7)도 입력단(P12) (P13)에 각각 입력되는 △1값 및 △2값을 감산하게 되고 그 감산된 결과값을 플래그 발생부(8)에 인가한다.Accordingly, the adder 6 adds the two values input to the input terminals P10 and P11, that is, the Δ1 and Δ2 values in FIGS. ) And the second subtractor 7 also subtracts the? 1 and? 2 inputs to the input terminals P12 and P13, respectively, and applies the subtracted result value to the flag generator 8. .
상기 플래그 발생부(8)는 입력되는 제2감산부(7)의 출략값을 20IRE 단위에 가까운 값인지를 판단하고 이에따른 플래그신호를 발생하여 선택부(10) 및 오차래치부(11)에 인가하게 된다.The flag generator 8 determines whether the input value of the inputted second subtractor 7 is close to 20 IRE units, and generates a flag signal according to the selection unit 10 and the error latch unit 11. Will be authorized.
한편 단위보정부(9)에 입력된 가산부(9)의 출력값은 시간축으로 환산된후 선택부(10)에 인가되고 이에따라 선택부(10)는 오차래치부(11)에서 피이드백 되어 인가되는 값과 상기 단위보정부(9)의 출력값을 플래그발생부(8)에서 출력된 제어신호에 의해 선택하여 출력하게 되는데 이때 플래그발생부(8)에서 출력되는 제어신호는 제2감산부(7)에서 감산된 값 즉 소수부 값이 신뢰도가 있다고 판단되면 단위보정부(9)에서 출력된 값이 선택되도록 선택부(10)에 제어신호를 인가하게 되고 아울러 비디오신호가 수평동기신호 근처에서 발생한 잡음으로 인하여 소수검출이 정확하지 않다고 판단되면 오차래치부(11)에서 출력되어 피이드백(feed-back)된 값을 선택하도록 선택부(10)에 제어신호를 인가함에 따라 선택부(10)는 이 제어신호에 따라 입력값을 선택하여 출력한다.On the other hand, the output value of the adder 9 inputted to the unit compensator 9 is converted into a time base and then applied to the selector 10. Accordingly, the selector 10 is fed back from the error latch unit 11 to be applied. A value and an output value of the unit compensator 9 are selected and output by the control signal output from the flag generator 8, wherein the control signal output from the flag generator 8 is the second subtractor 7. If it is determined that the subtracted value, i.e., the value of the fractional part, is reliable, the control signal is applied to the selection unit 10 so that the value output from the unit correction unit 9 is selected. If it is determined that the decimal number detection is not accurate, the selector 10 applies this control signal to the selector 10 to select the output value fed from the error latch unit 11 and fed back. Select the input value according to the signal and output .
상기 출력값은 오차래치부(11)를 입력되고 이때 오차래치부(11)의 타입력단으로 래치신호발생부(3)에서 출력된 래치신호가 인가되므로 오차래치부(11)는 이 래치신호에 따라 선택부(10)에서 인가되는 값을 1H(63.5μs)동안 유지시켜 출력하여 선택부(10)에 피이드백 시킴과 아울러 전압제어발진기 (Vcc)에 인가하게 되는 것이다.The output value is input to the error latch unit 11 at this time, since the latch signal output from the latch signal generating unit 3 is applied to the type force stage of the error latch unit 11, the error latch unit 11 according to this latch signal The value applied from the selector 10 is maintained for 1H (63.5 μs) and outputted to feed back to the selector 10 and applied to the voltage controlled oscillator Vcc.
제4도를 부가하여 오차래치부(11)의 출력값을 좀더 상세히 설명하면 먼저 (a)의 경우 시간축 오차가 없는 경우로써 이때 △1=△2이고 부호가 반대하므로 오차래치부(11)의 출력값은 0이되며, 아울러 (b)의 경우는 기준보다 빠르게 재생되고 있는 경우로써 △1>△2이고 △1이 양의 값이므로 그 차에 비례하는 양(+)의 값이 출력되고, 아울러 (c)의 경우는 기준보다 느리게 재생되는 경우로써 △1<△2이고 △2가 음(-)의 값이므로 그차에 비례하는 음(-)의 값이 출력되는 것이다.The output value of the error latch unit 11 will be described in more detail with reference to FIG. 4. First, in the case of (a), there is no time axis error. At this time, the output value of the error latch unit 11 is Δ1 = Δ2 and the sign is opposite. Becomes 0, and in the case of (b), since Δ1> Δ2 and Δ1 are positive values, a positive value proportional to the difference is output. In the case of c), the reproduction is slower than the reference, and since Δ1 <Δ2 and Δ2 are negative values, negative values in proportion to the difference are output.
이상에서 상세히 설명한 바와같이 본 발명은 시간축오차검출을 4fsc 정보분석능력 이상의 소수부검출을 하게됨에 따라 디지탈기기에 적용가능하며 아울러 수평동기모드를 서브캐리어모드로 변환할 수도 있는 효과가 있다.As described in detail above, the present invention is applicable to digital devices as time-base error detection is more than 4fsc information analysis capability, and there is an effect of converting the horizontal synchronization mode to the subcarrier mode.
Claims (1)
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Family Applications (1)
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- 1992-09-16 KR KR1019920016842A patent/KR940008736B1/en not_active IP Right Cessation
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