Claims (9)
다수의 데이타를 포함하는 메인메모리와; 상기 메인메모리에 연결되어 있으며, 상기 데이타의 부분집합으로 하나 또느 그 이상의 데이타 워드블럭을 가진 캐시메모리와;상기 각 데이타 워드블럭이 상기 메인 메모리에서 어떤 데이타 워드 블럭의 카피인가를 식별하는데 이용되는 어드레스 태그를 가진 테그메모리를 포함하여, 상기 어드레스 태그는 상위 어드레스 태그 및 하위 어드레스태그를 포함하여, 상기 상위 어드레스 태그는 기설정된 수의 상기 하위 어드레스 태그와는 계층적으로 관련되는 메모리 시스템.A main memory including a plurality of data; A cache memory coupled to the main memory, the cache memory having one or more data word blocks as a subset of the data; an address used to identify which data word block each copy of the data word blocks is in the main memory; And a tag memory having a tag, wherein said address tag comprises an upper address tag and a lower address tag, said upper address tag being hierarchically associated with a predetermined number of said lower address tags.
제1항에 있어서, 상기 태그 메모리가 상기 데이타워드의 각 블럭의 유효여부를 표시하기 위해, 상기 각 하위 어드레스 태그에 관련하여, 적어도 하나의 비트를 가진 유효비트를 포함하는 메모리 시스템.The memory system of claim 1, wherein the tag memory includes a valid bit having at least one bit in association with each lower address tag to indicate whether each block of the data word is valid.
제2항에 있어서, 상기 기설정된 수가 2**n이며, n이 0보다 큰 정수인 메모리 시스템.The memory system of claim 2, wherein the predetermined number is 2 ** n and n is an integer greater than zero.
프로세서와; 상기 프로세서에 의해 이용되는 데이타를 포함하는 메인 메모리와; 상기 프로세서와 상기 메이 메모리에 연결되어 있으며, 상기 데이타의 부분집합으로 하나 또는 그 상의 데이타워드 블럭을 가진 캐시메모리와; 상기 각 데이타워드 블럭이 상기 메이메모리내의 각 특정위치의데이타 워드 블럭의 카피인가를 식별하는데 이용되느 어드레스 테그를 각진 태그메모리를 포함하며, 상기 어드레스 태그는 상위 어드레스 태그와 하위 어드레스 태그를 포함하며, 사익 상위 어드레스 태그는 기설정된 수의 상기 하위어드레스 태그와는 계층적으로 관련되는 컴퓨터 시스템.A processor; A main memory containing data used by the processor; A cache memory coupled to the processor and the may memory, the cache memory having one or more dataword blocks in a subset of the data; An address tag used to identify whether each data word block is a copy of a data word block at each specific position in the may memory includes an angular tag memory, the address tag including an upper address tag and a lower address tag, A computer upper address tag hierarchically associated with a predetermined number of said lower address tags.
제4항에 있어서, 상기 프로세서가 데이타 워드의 블럭을 폐취하는 경우, 상기 프로세서로 부터의 어드레스 포함된 태그 어드레스를 입력하고, 상기 프로세서로 부터의 상기 태그어드레스 및 상기 태그메모리로 부터의 어드레스 태그를 입력하여 상기 어드레스 태그 및 상기 태그 어드레스를 비교하여 일치여부를 판단하는 비교수단을 더 포함하는 컴퓨터 시스템.5. The method of claim 4, wherein when the processor discards the block of data words, the tag address including the address from the processor is input, and the tag address from the processor and the address tag from the tag memory are input. And comparing means for inputting and comparing the address tag and the tag address to determine whether they match.
제5항에 있어서, 상기 비교수단이 상기 어드레스 태그내의 상기 상위 어드레스 태그와 상기 태그 어드레스의 해당 부분을 비교하는 제1비교수단과 상기 하위 비트와 상기 태그 어드레스의 해당부분을 비교하느 제2비교수단을 포함하는 컴퓨터 시스템.6. The apparatus of claim 5, wherein the comparing means comprises: first comparing means for comparing the upper address tag and the corresponding portion of the tag address in the address tag, and second comparing means for comparing the corresponding portion of the lower bit and the tag address Computer system comprising a.
제6항에 있어서, 상기 태그메모리가 상기 데이타워드의 각 블럭 유효여부를 표시하기 위해 상기 각 하위 어드레스태그에 관련하여, 적어도 하나의 비트를 가진 유효 비트를 포함하는 컴퓨터 시스템.7. The computer system of claim 6 wherein the tag memory includes a valid bit having at least one bit associated with each lower address tag to indicate whether each block of the data word is valid.
제7항에 있어서, 상기 컴퓨터 시스템이 상기 프로세서로 부터의 제어신호와 상기 비교수단으로 부터의 비교결과 신호를 입력하여 상기 캐시 메모리를 제어하는 캐시제어수단을 더 포함하는 컴퓨터 시스템.8. The computer system of claim 7, wherein the computer system further comprises cache control means for inputting a control signal from the processor and a comparison result signal from the comparison means to control the cache memory.
제8항에 있어서, 상기 태그 메모리와, 상기 캐시제어수단이 동일칩 상에 구성되는 컴퓨터 시스템.The computer system according to claim 8, wherein the tag memory and the cache control means are configured on the same chip.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.