KR940006953B1 - 디지탈 과전류 검출장치 - Google Patents

Abstract

내용 없음.

Description

디지탈 과전류 검출장치

제1도는 본 발명의 장치의 전체적인 구성 블록도.

제2도는 제1도내의 데이터 수집부의 실시예 회로도.

제3도는제1도내의 연산수행부의 실시예 회로도.

제4도는 제2도의 데이터 수집부의 타이밍도.

제5도는 본 발명의 장치에 연결되는 시스템 확장 버스 상태도.

제6도는 제1도내의 마이크로 프로세서에 의해 수행되는 시스템 알고리즘도.

제7도는 제1도내의 마이크로 프로세서에 의해 수행되는 고장검출 알고리즘도.

제8도는 고장전류에 대한 트립시간의 상관 관계를 나타낸 그래프.

* 도면의 주요부분에 대한 부호의 설명

10 : 데이터 수집부 20 : 연산수행부

11,12 : 볼테지 폴로워 13 : 대역통과기

14 : 아날로그 멀티플렉서 15 : A/D컨버터

16 : 카운터 17 : 데이터 수집제어부

21 : 중앙처리장치 22 : 워치독 타이머

23 : 기억장치부 24 : 트립인터페이스

25 : 직렬포오트 26 : 확장버스인터페이스

BF₁ㆍBF₂: 버퍼 FF : 플립플롭

23a : 롬 23b : 램

26a : 버퍼 26b : 버스콘트롤러

27 : 시간지연제어부

본 발명은 전력을 공급하는 22.9KV 배전선로상에 규정치 이상의 과전류가 흐를 때 이것을 감지하여 전력을 공급하는 선로를 차단시키도록 한 디지탈 과전류 검출장치에 관한 것이다.

전력을 공급하는 배전선로는 직접 수용기까지 들어가므로, 비, 바람 등 자연적 원인이나 인위적 원인에 의해 선로가 지락되거나 단락되는 경우, 화재가 발생하거나 인명적 피해가 발생하게 된다.

이러한 사고를 검출하기 위한 종래의 과전류 검출장치는 아나로그 방식에 의해 전류의 크기를 감지하여 과전류가 흐르는 경우 차단기(circuit breaker)로 트립신호를 보내도륵 구성되며, 또한 순간사고에 대처하기 위하여 이와 같은 아나로그 과전류 검출장치에 재폐로 장치를 병렬로 사용하고 있다.

과전류 검출장치의 기본 동작은 전류의 크기와 차단기로 트립신호를 보내기 위한 동작시간이 반대의 특성을 갖는데, 예를 들어 입력 전류가 세팅값 보다 낮은 배율로 들어오면 긴 동작시간을 갖고, 세팅값보다 높은 배율로 들어오면 빠른 동작시간을 가져야 하며, 이에 따라 기존의 아나로그 방식의 과전류 검출장치는 유도원리를 이용하여 원판에 입력 전류에 의해 트립되는 방향으로 작용하는 힘과 스프링에 의해 트립과 반대방향으로 작용하는 힘의 크기에 의해 과전류를 검출하고 있다.

따라서, 기존의 아나로그 과전류 검출장치는 일정한 세팅값에 의하여 동작특성이 고정되어 이를 쉽게 변경하기 곤란하고, 재폐로 장치와 분리되어 사용되므로 이와 같은 두 장치의 병렬 설치에 따른 소요 면적이 커지고 배선이 복잡해짐은 물론 이들 장치의 유지 및 보수가 어려운 단점이 있다.

본 발명의 목적은 과전류 검출기능과 재폐로 기능을 디지탈 방식의 하나의 시스템으로 구현하여 검출기능의 유연성을 향상시킬 수 있는 디지탈 과전류 검출장치를 제공하는 것이다.

본 발명의 다른 목적은 마이크로 프로세서를 이용한 디지탈 방식에 의해 입력 전류ㆍ전압의 모니터링, 효율적인 세팅, 사용자와의 원거리 통신 및 자기 진단기능이 가능한 디지탈 과전류 검출장치를 제공하는 것이다.

이와 같은 목적을 달성하기 위하여 본 발명의 장치는 배전선로를 통해 검출된 전류 및 전압신호를 소정의 디지탈 값으로 변환시켜 DMA(dlrect memory aces) 방식으로 전송하는 데이터 수집부, 그리고 이 데이터 수집부로 부터 입력되는 데이타를 수집 및 연산하여 과전류 검출기능을 수행하는 연산 수행부로 구성된다.

이하, 본 발명의 장치의 구체적인 구성, 작용 및 효과를 첨부 도면에 의해 상세히 설명한다.

제1도에는 본 발명 장치의 전체적인 구성이 나타나 있으며, 제2도 및 제3도에는 제1도내의 데이터 수집부 및 연산수행부의 구성이 각각 나타나 있다.

데이터 수집부(10)는 배전선을 통한, A, B, C상 전압신호와 A, B, C, N상 전류신호를 전압형태로 변환시키는 볼테지 폴로워(11) (12), 이들 불테지 폴로워(11) (12)를 통한 상기 전압 및 전류신호를 입력신호로 하여 이들 신호들을 차례로 선택하여 출력하는 아날로그 멀터플렉서(14), 이 아날로그 멀티플렉서(14)의 아날로그 출력을 디지탈 신호로 변환시키는 A/D컨버터(l5), 이 A/D컨버터(15)의 출력 데이타를 부호 확장시킨 상태에서 DMA 방식으로 전송시키기 위한 데이터 수집제어부(17)로 구성된다.

본 발명의 실시예에 있어서, 상기 불테지 폴로워(12)와 상기 아날로그 멀티플렉서(14) 사이의 60Hz의 정현파 전류 신호만을 통과시키기 위한 대역통과기(13)가 설치되며, 상기 데이터 수집제어부(17)는 상기 A/D컨버터(15)의 출력데이타를 데이터 부호를 확장시킨 상태에서 전송하기 위한 버퍼(BF_l) (BF₂), 그리고 상기 A/D컨버터(l5)의 A/D변환표시 신호인 비지(busy) 신호를 클럭으로 하여 DRQ 신호를 출력하는 플립플롭(FF)으로 구성된다.

연산수행부(20)는 상기 데이터 수집부(10)에서 수집된 데이터를 연산하여 과전류 검출 알고리즘을 수행하며 시스템의 전체동작을 제어하는 중앙처리장치(21), 이 중앙처리장치(21)의 동작 상태를 검사하여 오동작시 리셋신호를 보내는 워치독 타이머(22), 상기 데이터를 저장하기 위한 기억장치부(23), 상기 중앙처리장치(21)에 어드레스 및 데이터 버스를 제공하여 다중 프로세서를 지원하기 의한 확장버스인터페이스회로(26), 그리고 상기 중앙처리장치(21)의 각종 출력신호와 상기 확장버스인터페이스회로(26)에서 출력되는 버스선택 신호로 부터 일정시간 동안 지연시킨 후, 상기 중앙처리장치(21)로 준비신호를 보내는 시간지연제어부(27)로 구성된다.

미설명 부호중 Vref는 기준전압, 16은 카운터, 16aㆍ16b는 기준클럭발생기 및 클리어 카운터, 15aㆍ15b는 A/D 선택기 및 독출기, 23aㆍ23b는 기억장치부(23)를 구성하는 롬 및 램, 24는 트립인터페이스회로, 25는 직렬(serial)포오트 ,26aㆍ26b는 확장버스인터페이스(26)를 구성하는 버퍼 및 버스콘트롤러, 31은 디스플레이 및 키이보오드 인터페이스회로이다.

시스템 버스를 통해 입력되는 배전선로상의 전류 및 전압신호는 볼테지 폴로워(11)(12)를 통해 전압으로 변환된 후, 자기진단을 위한 기준전압(Vref)과 함께 아날로그 멀티플렉서(14)로 입력되는데, 이때 검출된 전류신호는 60Hz의 전류신호만을 통과시키는 대역통과기(13)를 거쳐 필터링된 후, 상기 아날로그 멀티플렉서(14)로 입력된다. 이렇게 60Hz 대역통과기(13)를 통한 전류신호를 이용하는 것은 배전선로에 있는 60Hz 이외의 고조파(harmonic) 성분을 제거하여 60Hz의 정현파로 들어오는 전류신호에 대하여만 고장전류를 계산함과 함께 특수부하에 의해 발생되는 과도기적 전류현상이나, 대형 변압기나 냉동부하 등에 의해 발생되는 돌입전류(inrush current), 그리고 개폐기 조작등에 의해 생기는 노이즈나 서어지등을 제거시킴으로서 본 디지탈 과전류 검출장치의 오동작을 방지하기 위한 것이다.

이렇게 대역통과기(13)를 통한 A,B,C,N상의 전류신호와 A,B,C상의 전압신호 및 기준전압신호(Vref)로 된 8채널의 입력신호가 아날로그 멀티플렉서(14)로 입력되면 아날로그 멀티플렉서(14)에서는 입력된 8개채널 입력중 차례로 1개 채널씩 선택하여 샘플앤드호울드(sample and hold) 작용을 거쳐 A/D컨버터(15)에 입력된다. 이 A/D컨버터(15)에서는 입력된 아날로그 신호의 매 주기당 12포인트씩 디지탈 신호로 변환시켜 연산수행부(20) 내의 데이터 저장용 메모리인 기억장치부(23)에 DMA 방식으로 전송되어 저장된다.

이때, 타이머 펄스는 8채널 입력의 한 주기(16.66msec)에 12개의 데이터를 A/D변환할 수 있도록 173.6μsec의 주기를 갖는데, 아날로그 멀티플렉서(14)의 입력 채널용 타이어 펄스에 의해 작동하는 카운터(16)에 의해 선택되고 A/D변환되는 신호의 채널을 고정시키기 위한 카운터(16)의 값을 0으로 만드는 클리어카운터(16b)가 상기 카운터(16)에 연결되어 있다. 이렇게 A/D변환된 후, A/D변환되었음을 나타내는 비지(busy)신호에 의해 D-플립플롭(FF)이 DRQ신호를 발생시켜 중앙처리장치(21)에 연결된 기억장치부(23)로DMA 신청 신호를 발생시킨다.

중앙처리장치(21)에서 DMA 신청신호를 받아들이면 A/D변환기(15)의 출력 데이터를 기억장치부(23) 내의 램(23b)에 저장시키게 되는데, A/D변환이 시작신호와 A/D 데이터의 전송은 각각 타이머와 DMA에 의해 이루어지므로 A/D변환에 들어가는 중앙처리장치(21)의 부담은 거의 없다.

또한, DMA 방식으로 A/D컨버터(15)에서 중앙처리장치(21)의 기억장치(23)로 A/D변환된 데이터가 전송될 때, 버퍼(BF₂)에서 D₀-D₇의 전압ㆍ전류 데이터를 전송하고 버퍼(BF₁)는 D₁₂-D₁₅입력을 D₁₁과 연결하여 데이터의 부호를 확장하게 됨으로서, A/D변환된 12비트 데이터가 16비트의 부호를 갖는 정수로 변화된다.

제4도는 데이타 수집부(10)의 타이밍도로서, 기준클럭(가)의 한 주기가 173.6μsec로서, 클리어 카운터(16b)에 의하여 초기값이 0이 되게 하여 초기 입력채널을 일정하게 한다. A/D컨버터(l5)의 8채널의 입력신호(나)에 따라 플립플롭(FF)의 DRQ 출력(라)이 발생되며, A/D변환되어 읽어지는 펄스파형은 (마)에도시되어 있다.

전술한 바와같이 데이터 수집부(10)에서 전송된 A/D변환된 신호를 메모리(23)에 저장하고 중앙처리창치(21)는 각종 연산이나 데이터를 처리하는데 A/D변환된 전류신호로 부터 과전류를 검출하여 지락이나 단락사고로 부터 선로를 보호하고 전류ㆍ전압신호로 부터 전류ㆍ전압의 크기 및 전력등을 계산한다. 또한, 직렬포오트(25)를 통하여 주컴퓨터와 연결되어 트립신호크기를 결정하는 각종 세팅값과, 전류ㆍ전압 데이터 계산결과 등을 주컴퓨터로 전해주고, 주컴퓨터로 부터 과전류 검출 및 재폐로 기능의 각종 명령과 세팅값을 받을 수 있다.

이와 같이 동작하는 중앙처리장치(21)에 연결된 워치독 타이머(22)는 중앙처리장치(2l)가 정상으로 동작할 때, 발생하는 ALE(address latch enable)나 롬(23a)의 선택신호를 검사하여 이 신호가 일정 신호안에 동작하지 않으면 중앙처리장치로 리셋신호를 발생시킨다. 또한, 외부원에 의하여 과전류 검출 및 재폐로 기능이 중단되는 경우 빠른 시간내에 중앙처리장치(21)를 리셋시켜 정상동작시킨다.

또한, 시간지연제어부(27)에서는 중앙처리장치에서 나오는 각종 신호와 확장버스인터페이스회로(26) 회로에서 버스콘트롤러(26b)에 의하여 제어된 버스선택신호로 부터 일정시간 동안 시간을 지연시킨 후, 중앙처리장치(21)로 준비(ready)신호를 보내어 중앙처리장치에서 다음 버스 사이클을 수행할 수 있게 된다.

만일, 외부적 충격에 의하여 중앙처리장치(21)에서 잘못 선택한 버스 사이클을 시도하면 시간지연제어부(27)에서 중앙처리장치로 준비신호를 보내지 않게 되고, 일정시간후에는 워치독 타이머(22)에서 중앙처리장치(21)로 리셋 신호를 보내 중앙처리장치(21)를 정상적으로 동작시키게 된다.

또한, 중앙처리장치(21)는 기억장치부(23)에 저장된 세팅이나 계산결과를 읽어들이며, 입출력 포트를 통해 트립신호와 릴레이의 구동출력을 발생시키고, 디지탈 입력을 읽어들이며, 디스플레이 및 키이보오드 인터페이스회로(31)와의 연결을 위하여 시스템 버스를 엑세스(acess)시킨다. 중앙처리장치(21)에서 시스템 버스로 할당된 메모리를 엑세스하면 준비신호에 의해 버스콘트롤러(26b)가 동작하고, 이 버스콘트롤러(26b)에서 발생된 신호에 의해 시스템 버스와 연결된 버퍼(26a)를 동작시키며, 이에 따라 시스템 버스로 데이터가 교환되며 중앙처리장치(21)는 준비신호에 의해 버스 사이클을 종료시키고 다른 작업을 수행한다.

시스템 확장버스는 제5도에서와 같이 본 디지탈 과전류 검출장치가 운전자로 부터의 디스플레이 및 키이보오드 인터페이스회로(31)를 통한 제어명령이나 세팅값을 받을 수 있고, 입출력 모드를 통하여 차단기로 트립신호를 보낼 수 있게 하기 위한 것으로서, 다른 중앙처리장치 보드에서 연산된 전압의 코기나 세당값을 메모리 모드내의 램에 저장시킬 수 있다.

제6도는 본 디지탈 과전류 검출장치의 기능수행 알고리즘을 나타낸 것으로서, 사용자 명령처리 및 자기진단 알고리즘과 과전류 검출 및 재폐로 알고리즘으로 대별된다. 즉, 디지탈 과전류 검출장치는 처음에 중앙처리장치, 입출력 및 각종 변수들을 초기화시킨 후, 타이머 인터럽트가 걸릴 수 있도록 인터러럽트 인에 이블시킨다.

따라서, 메인루틴인 사용자 명령처리 몇 자기진단 알고리즘을 수행하는 도중에 타이머에 의하여 주기적으로 인터럽트가 걸리면 타이머 인더럽트 서비스 루단인 과전류 검출 알고리즘을 수행한다.

상기 메인루틴은 OCR(over current relay) 세팅, 디지탈 과전류 검출장치의 계산결과 출력, 샘플링 데이터의 출력 및 TC(time-current) 곡선출력 등의 터미날 명령처리 기능과 OCR 세팅, 재폐로 세팅의 키이 명령처리 및 부품의 이상 상태 점검기능 및 입력신호의 타당성 점검의 자기진단의 기능으로 구성된다.

인터럽트 서비스 루틴인 과전류 검출 및 재폐로 알고리즘은 제7도와 같이 수행된다.

즉, DMA를 재초기화하고, 샘플링된 전류, 전압 신호의 디지탈 필터링 및 RMS값 계산하며, 계산된 RMS값으로 부터 과전류인가를 검사한다.(전압신호와 연결되어 방향성 검사할 수 있는 기능제공). 이때, 세당값보다 큰 과전류임이 판단되면 다시 순시사고인가를 검사하여 순시사고이면 즉시 외부 차단기로 트립을 보내고 록크아웃(lockout) 사고가 처리되기를 기다리게 되는 한편, 순시사고가 아니라 과전류이면 EVENT COUNT값을 증가시킨다.

EVENT COUNT값이 TC 곡선상의 시간 지연에 해당하는 COUNT값보다 크면 외부 차단기로 트립을 보내고 재폐로 알고리즘을 수행하고, 세팅값보다 작은 정상전류이면 EVENT COUNT를 0으로 한다.

고장 검출 알고리즘에서는 TC 곡선에 의해 고장전류에 대한 트립시간을 결정해 주므로, 이 곡선은 다른 보호기기들과의 보호협조에 중요한 영향을 미친다. 본 발명에서는 이 TC 곡선을 함수나 내부 표(tabIe)에 의해 정할 수 있으나 통신포트를 이용하여 주 컴퓨터에 의해 다운로드(download) 받을 수 있도록 되어 있다. TC 곡선에 따라 사고전류 크기에 대한 트립시간 계산 방식은 다음과 같이 수행된다.

제8도를 참고하면, 트립시간 Y(m)은 사고 전류내 정격 전류비인 m에 역함수 형태로 표시되는데, 본 디지탈 과전류 검출장치에서는 이 TC 곡선을 표에 의해 여러가지 형태로 구현하고 있으며, 이 값을 주 컴퓨터에서 다운로드 받을 수 있다.

따라서 사고전류의 비존재에 대한 트립시간은 아래식과 같다.

t=y(m)ㆍL

여기에서 L은 시간 레버(time lever)로서 TC 곡선은 그대로 둔 상태에서 사고전류에 대한 트립시간을 일정 비율로 조정하기 위해 사용된다. 따라서, 샘플링 시간이 ▲T이면 사고전류 비율 m에 대한 트립이 나가는 샘플링 횟수 n은

로 주어진다. 그리고 이것의 계산은 정수연산에 의해 매 시점마다 이루어지므로 실제 계산을 위하여 I라는변수를 두어 k시점의 I(k)라는 값의 합이 일정한 크기 이상이면 트립이 나가게 된다. 즉, n번만에 I(k)의합에 10⁷이상 되면 트립이 나간다면, 즉

이므로 매시점 증가하는 I(k)의 값은

가 성립한다. 따라서, m값에 의해 y(m)에 표에 의해 구해지면 윗식에 의해 I(k)가 구해지고 이것이 매시점 더해져 10⁷보다 커지면 트립을 발생시키게 된다.

한편, 순시사고시의 재폐로 알고리즘은 먼저, 트립 횟수의 검사하고, 트립횟수가 재폐로 횟수보다 작으면 차단기 트립을 내보내고 각 횟수에 시정된 시간이 경과한 후, 차단기를 닫게 되며, 트립횟수가 재폐로 횟수보다 크면 로크아웃되어 사고가 제거되기를 기다리게 된다.

이상과 같이 본 발명의 장치는 마이크로 프로세서를 이용하여 과전류 검출 및 재폐로 장치를 하나의 시스템으로 구현하여 기존의 전기, 기계식 과전류 검출 릴레이와 재폐로 릴레이등이 제공할 수 없는 많은 장점을 얻을 수 있는데, 전류ㆍ전압 신호를 디지탈화하고 입력신호를 샘플링하여 크기를 계산하므로 빠른 속도로 사고를 검출할 수 있으며, TC 곡선의 임의 조정이 가능함은 물론 사고검출시의 방향성 및 데이터의 저장으로 동작 상황을 컴퓨터로 분석할 수 있고 운전자가 동작상태를 모니터링 할 수 있으며 과전류 검출기능과 재폐로 기능이 동시에 수행되므로 시스템 입출력부의 배선이 쉽고 적은 면적을 차지하므로 적은 공간에서도 사용이 용이한 잇점이 있다. 또한, 강력한 통신기능의 지원으로 자동화를 통한 원방 감시 및 제어가가능하며, 자기 진단기능에 의해 소자의 상태 및 입ㆍ출력단자의 이상 상태를 운젼자에게 알려주므로 과전류 검출 및 재폐로 장치로서 신뢰성과 기능성을 높여주는 효과가 있다.

Claims (9)

1. 배전선로를 통해 검출된 전류 및 전압신호를 소정의 디지탈 값으로 변환시켜 DMA 방식으로 전송하는 데이터 수집부(l0), 그리고 이 데이터 수집부로 부터 입력되는 데이터를 연산하여 과전류 검출 및 재폐로 기능을 수행하는 연산수행부(20)로 구성된 것을 특징으로 하는 디지탈 과전류 검출장치.
2. 제1항에 있어서, 상기 데이터 수집부(10)는 배전선을 통한, A, B, C상 전압신호와 A, B, C, N상 전류신호를 전압형태로 변환시키는 불테지 폴로워(11)(12), 이들 불테지 폴로워(11) (12)를 통한 상기 전압 및 전류신호를 입력신호로 하여 이들 신호들을 차례로 선택하여 출력하는 아날로그 멀티플렉서(14), 이 아날로그 멀티플렉서(14)의 아날로그 출력을 디지탈 신호로 변환시키는 A/D컨버터(15)와, 이 A/D컨버터(15)의 출력데이타를 부호 확장시킨 상태에서 DMA 방식으로 전송시키기 위한 데이터 수집제어부(17)로 구성된 것을 특징으로 하는 디지탈 과전류 검출장치.
3. 제2항에 있어서, 상기 불테지 폴로워(12)와 상기 아날로그 멀티플렉서(14) 사이에 60Hz의 정현파 전류 신호만을 통과시키기 위한 대역통과기(13)가 설치된 것을 특징으로 하는 디지탈 과전류 검출장치.
4. 제2항에 있어서, 상기 데이터 수집제어부(17)는 상기 A/D컨버터(15)의 출력데이타를 데이터 부호를 확장시킨 상태에서 전송하기 위한 버퍼(BF₁) (BF₂), 그리고 상기 A/D컨버터(15)의 A,/D변환표시 신호인 비지신호를 클럭으로 하여 DRQ 신호를 출력하는 플립플롭(FF)으로 구성된 것을 특징으로 하는 디지탈 과전류 검출장치.
5. 제2항에 있어서, 상기 A/D컨버터(15)에서 A/D변환되는 신호의 초기 입력체널을 일정하게 유지시키기 의하여 기준 클럭과 클리어 신호를 발생시키기 위한 카운터(16)가 구성된 것을 특징으로 하는 디지탈 과전류 검출장치.
6. 제1항에 있어서, 상기 연산수행부(20)는 상기 데이터 수집부(10)에서 수집된 데이터를 연산하여 과전류 검출 알고리즘을 수행하며 시스템의 전체동작을 제어하는 중앙처리장치(21), 이 중앙처리장치(21)의 동작상태를 검사하여 오동작시 리셋신호를 보내는 워치독 타이머(22), 상기 데이터를 저장하기 위한 기억장치부(23), 상기 중앙처리장치(21)에 어드레스 및 데이터 버스를 제공하여 다중 프로세서를 지원하기 위한 확장버스인터페이스회로(26), 그리고 상기 중앙처리장치(21)의 각종 출력신호와 상기 확장버스인터페이스회로(26)에서 출력되는 버스선택신호로 부터 일정시간 동안 시간 지연시킨 후, 상기 중앙처리장치(21)로 준비신호를 보내는 시간지연제어부(27)로 구성된 것을 특징으로 하는 디지탈 과전류 검출장치.
7. 제6항에 있어서, 상기 연산수행부(20)가 통상의 주컴퓨터에 의한 원방감시 및 제어를 위한 제어명령 및 각종 세팅값을 송수신하기 위한 직렬 통신포트(25)를 구비한 것을 특징으로 하는 디지탈 과전류 검출장치.
8. 제2항 또는 제6항에 있어서, 상기 A/D컨버터(15)에서 A/D변환된 신호를 DMA 방식으로 상기 기억장치부(23)에 전송하는 것을 특징으로 하는 디지탈 과전류 검출장치.
9. 제6항에 있어서, 상기 중앙처리장치(21)에 의해 수행되는 재폐로 기능에서의 재폐로 시간 및 횟수를 통상의 디스플레이 및 키이보오드 인터페이스회로(31)를 통해 가변 설정하는 것을 특징으로 하는 디지탈 과전류 검출장치.