KR940006673B1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 발명의 제 1실시예에 따른 반도체장치, 특히 고내압소자의 개념을 도시한 단면도.1 is a cross-sectional view showing the concept of a semiconductor device, in particular a high breakdown voltage device, according to a first embodiment of the present invention.
제2도는 제 1도중의 A-A'선에 따른 불순물농도를 나타낸 도면.FIG. 2 is a diagram showing impurity concentrations along line A-A 'in FIG.
제3도는 종래 장치의 드레인 전류∼전압특성을 나타낸 도면.3 is a view showing drain current to voltage characteristics of a conventional apparatus.
제4도는 본 발명에 따른 장치의 드레인 전류∼전압특성을 나타낸 도면.4 shows the drain current to voltage characteristics of the device according to the invention.
제5도는 종래 장치의 드레인 전류∼전압특성을 나타낸 도면.5 is a view showing drain current to voltage characteristics of a conventional apparatus.
제6도는 본 발명에 따른 장치의 드레인 전류∼전압특성을 나타낸 도면.6 shows the drain current to voltage characteristics of the device according to the invention.
제7a도 내지 제7c도는 제1실시예에 따른 반도체장치를 제조공정순으로 도시한 단면도.7A to 7C are sectional views showing the semiconductor device according to the first embodiment in the order of manufacturing steps.
제8도는 본 발명의 제2실시예에 따른 반도체장치, 특히 고내압소자의 개념을 도시한 단면도.8 is a cross-sectional view showing the concept of a semiconductor device, particularly a high breakdown voltage device, according to a second embodiment of the present invention.
제9a도 내지 제9c도는 제2실시예에 따른 반도제장치를 제조공정순으로 도시한 단면도이다.9A to 9C are sectional views showing the semiconductor device according to the second embodiment in the order of manufacturing process.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : n형 기판 2 : 필드산화막1: n-type substrate 2: field oxide film
3 : 제1 p+형 웰영역 4,4-1,4-2 : 제2 p형 웰영역3: first p + type well region 4,4-1,4-2: second p type well region
5 : p++형 가드링 6 : n-형 소스/드레인영역5: p ++ type guard ring 6: n - type source / drain area
7 : n+형 소스/드레인영역 8 : n형 소스/드레인영역7: n + type source / drain area 8: n type source / drain area
9 : 게이트절연막 10 : 게이트전극9 gate insulating film 10 gate electrode
11 : 포토레지스트 12,12-1,12-2 : 개공부(開孔部)11: photoresist 12, 12-1, 12-2: openings
13 : n+형 소스/드레인영역13: n + type source / drain area
[산업상의 이용분야][Industrial use]
본 발명은 반도체창치 및 그 제조방법에 고나한 것으로, 특히 웰영역내에 형성되는 소자가 래치업에 대해 강한 내성을 갖고, 또 고내압인 능동소자르 구비한 반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having an active element having a strong resistance to latch-up and having a high breakdown voltage, and a method for manufacturing the same.
[종래의 기술 및 그 문제점][Traditional Technology and Problems]
현재, CMOS형 반도체장치에 있어서 기생 바이폴라의 도통현상, 소위 래치업이 문제가 되고 있는데, 이러한 래치업을 방지하기 위해서는 소자 상호간의 거리가 충분하게 되도록 설치하여 베이스길이를 길게 함으로써 기생 바이폴라 트랜지스터의 성능을 저하시켜 도통되기 어렵게 하는 것이 바람직하다.Currently, the parasitic bipolar conduction, or so-called latch-up, is a problem in CMOS semiconductor devices. To prevent such latch-up, the parasitic bipolar transistor performance is increased by providing a sufficient distance between the elements to increase the base length. It is preferable to lower the resistance to make it less conductive.
그러나, 최근에는 소자의 고집적화에 따라 소자 상호간의 거리가 축소되고, 더욱이 소자 자체도 미세구조를 갖게 되었는 바, 소자 상호간의 거리가 축소되면 기생 바이폴라트랜지스터의 베이스 길이가 짧아지게 되어 기생 바이폴라트랜지스터가 도통되기 쉬운 상태로 되게 된다.However, in recent years, due to the high integration of devices, the distance between the devices has been reduced, and furthermore, the devices themselves have a microstructure. As the distance between the devices is reduced, the base length of the parasitic bipolar transistor is shortened, so that the parasitic bipolar transistor is conducting. It becomes the state that it is easy to do.
따라서, 현재로는 기생 바이폴라트랜지스터의 베이스의 불순물농도를 높이는 조작을 행하여 기생 바이폴라트랜지스터의 성능을 저하시키는 수단이 강구되어 있다.Therefore, at present, a means for reducing the performance of the parasitic bipolar transistor by performing an operation of increasing the impurity concentration of the base of the parasitic bipolar transistor has been devised.
그런데, 웰영역 등의 불순물농도가 높아지게 되면, 거기에 형성되는 소자의 내압이 열화된다고 하는 문제가 새로이 발생하게 된다.By the way, when the impurity concentration of the well region or the like increases, a new problem arises in that the breakdown voltage of the element formed therein deteriorates.
더욱이, 소자 자체도 미세구조로 되어 있으므로, 소위 쇼트체널효과 등의 문제가 현저하게 나타나게 된다. 이러한 쇼트체널효과의 방지책으로서, MOSFET에서는 예컨대 드레인 근방의 전계를 판화시키는 LDD(Light ly Doped Drain) 구조, GDD(Graded Diffused Draln) 구조 및, DDD(double Diffused Drain) 구조등이 알려져 있다.Furthermore, since the element itself is also of a microstructure, so-called short channel effects and the like appear remarkably. As a countermeasure against such a short channel effect, MOSFETs are known, for example, a lightly doped drain (LDD) structure, a graded diffused drain (GDD) structure, a double diffused drain (DDD) structure, and the like, which engraves an electric field near a drain.
통상적으로는 능동소자를 5V정도의 전원으로 동작시키고 있지만, 소자의 종류에 따라서는 l0V이상의 높은 전원전압으로 동작시키는 것도 있다(이하, 높은 전압으로 동작시키는 소자를 필요에 따라 고내압소자라고 칭한다). 이러한 고내압 소자도 통상의 소자와 마찬가지로 미세화가 추진되어, 그에 따라 내압의 향상이 도모되고 있다.Normally, active devices are operated with a power supply of about 5V. However, some types of devices operate with a high power supply voltage of 10V or more (hereinafter, devices that operate with a high voltage are referred to as high breakdown voltage devices as necessary). . Such a high withstand voltage element is also miniaturized as in the case of a normal element, thereby improving the breakdown voltage.
그러나, 고내압소자에서는 고전압이 처리되기 때문에, 한층 더 미세화되는 경우에는 상기한 바와 같은 LDD구조, GDD구조 및 DDD구조 등의 수단으로는 충분한 내압을 확보, 유지할 수 없을 것으로 생각된다. 또, 고내압소자가 형성되는 영역의 불순물농도를 낮게 하여 내압의 향상을 도모하면, 이번에는 상기한 래치업의 문제가 현저하게 나타나게 된다.However, since the high voltage is processed in the high breakdown voltage device, it is considered that, if it is further miniaturized, sufficient breakdown voltage cannot be secured and maintained by means such as the above-described LDD structure, GDD structure and DDD structure. In addition, when the impurity concentration in the region where the high breakdown voltage element is formed is lowered to improve the breakdown voltage, the above problem of the latchup is remarkable.
[발명의 목적][Purpose of invention]
본 발명은 상기한 점을 감안하여 발명된 것으로, 래치업에 대해 강한 내압을 가지면서 고내압인 소자를 구비한 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above point, and an object thereof is to provide a semiconductor device having a high withstand voltage against a latch-up and a method of manufacturing the same.
[발명의 구성][Configuration of Invention]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 제1도전형 반도체기판과, 이 기판내에 형성된 제2도전형 웰영역을 구비한 반도제장치에 있어서, 상기 웰영역이, 기판의 깊이방향에 대해 형성된 제1불순물 농도값을 갖는 제1영역과, 이 제1영역 주위에 형성된 제1불순물 농도값보다도 높은 제2불순물농도값을 갖는 제2영역으로 적어도 구성되고, 상기 제1영역중에 설치된 제1도전형 소스/드레인영역이 제3불순물농도를 갖는 제1소스/드레인영역과, 이 제1소스/드레인영역 상부의 주위에 제3불순물농도값 보다 낮은 제4불순물 농도값을 갖는 제2소스/드레인영역을 갖추고 있으며, 소자의 전류통로가 상기 제1영역에 형성되도록 된 것을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object is a semiconductor device comprising a first conductive semiconductor substrate and a second conductive well region formed in the substrate, wherein the well region is a depth direction of the substrate. At least a first region having a first impurity concentration value formed with respect to the first impurity concentration value and a second region having a second impurity concentration value higher than the first impurity concentration value formed around the first region. The first conductive source / drain region has a first source / drain region having a third impurity concentration and a second impurity concentration value lower than the third impurity concentration value around the first source / drain region. A source / drain region is provided, and a current path of the device is formed in the first region.
또 그 제조방법은, 제1도전형 반도체기판에 대해 제2도전형 불순물을 도입하여 제2도전형의 웰영역을 형성하는 공정과, 상기 웰영역에 대해 제1도전형의 불순물을 도입하여 형성될 소자의 전류통로에 알맞는 제2도전형의 소정 불순물농도를 얻는 공정, 제1불순물 농도값의 제1도전형의 불순물을 제2도전형의 소정 불순불농도를 갖는 영역으로 도입하여 제1소스/드레인영역을 형성하는 공정 및, 제1불순물 농도값보다도 높은 제2불순물 농도값의 제1도전형 불순물을 제2도전헝의 소정 불순물농도를 갖는 영역으로 도입하여 제2소스/드레인영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.The fabrication method includes a step of forming a second conductive type well region by introducing a second conductive type impurity into the first conductive semiconductor substrate, and forming a second conductive type well region by introducing an impurity of the first conductive type into the well region. Obtaining a predetermined impurity concentration of the second conductivity type suitable for the current path of the device to be formed; introducing impurities of the first conductivity type of the first impurity concentration value into a region having a predetermined impurity concentration of the second conductivity type; Forming a source / drain region and introducing a first conductive type impurity having a second impurity concentration value higher than the first impurity concentration value into a region having a predetermined impurity concentration of the second It is characterized by comprising a step of forming.
[작용][Action]
상기와 같이 구성된 본 발명에 따르면, 소자의 전류통로에 있어서의 불순물농도가 낮게 설정되므로 소자의 내압이 높아지게 되고, 또한 상기 불순물농도가 낮은 영역을 둘러싸면서 불순물농도가 높게 설정되는 영역이 형성되므로 소자 상호간 혹은 웰영역과 기판간에서의 래치업을 방지할 수 있게 된다.According to the present invention configured as described above, since the impurity concentration in the current path of the device is set low, the internal pressure of the device is increased, and also the region is formed in which the impurity concentration is set high while surrounding the low impurity concentration. It is possible to prevent the latch-up between each other or between the well region and the substrate.
또 본 발명의 제조방법에 따르면, 제2도전형 영역에 대해 제1도전형의 불순물을 도입시킴으로써 도우너와 억셉터가 결합되어, 불순물농도가 낮게 설정되는 제2도전형 영역을 불순물농도가 높게 설정되는 제2도전형 영역으로 둘러싸도록 형성할 수 있게 된다.In addition, according to the manufacturing method of the present invention, the donor and the acceptor are coupled by introducing an impurity of the first conductivity type into the second conductivity type region, so that the impurity concentration is set high in the second conductivity type region where the impurity concentration is set low. It can be formed so as to surround the second conductive region.
[실시예]EXAMPLE
이하, 예시도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 제1실시예에 따른 반도체장치, 특히 고내압소자의 개념을 도시한 단면도이다.1 is a cross-sectional view showing the concept of a semiconductor device, in particular a high breakdown voltage device, according to a first embodiment of the present invention.
이 제1도에 도시한 바와 같이, 예컨대 n형 기판(1)의 표면에는 필드산화막(2)이 형성되어 있고, 또 상기 n형 기판(1)의 내부에는 제1 p+형 웰영역(3)이 주표면으로부터 깊이 5μm정도로 형성되어 있다. 상기제1 p+형 웰영역(3)의 내부에는 제2 p형 웰영역(4)이 주면으로부터 깊이 1μm정도로 형성되어 있다. 이와같이, 비교적 깊은 웰을 갖는 반도체장치는 예컨대, 대형 액정드라이버용 LSI에 이용된다. 도면중 A-A'선을 따른 단면의 불순물농도를 제2도에 나타내었다.As shown in FIG. 1, for example, a field oxide film 2 is formed on the surface of the n-type substrate 1, and the first p + type well region 3 is formed inside the n-type substrate 1. As shown in FIG. ) Is formed about 5μm deep from the main surface. Inside the first p + type well region 3, a second p type well region 4 is formed at a depth of about 1 μm from the main surface. As such, a semiconductor device having a relatively deep well is used for, for example, an LSI for a large liquid crystal driver. The impurity concentration of the cross section along the A-A 'line in the figure is shown in FIG.
제2도에 도시한 바와 같이, 제1 p+형 웰영역(3)은 주면으로부터 약 5μm정도의 깊이까지 형성되고, 주면근방에서의 불순물농도는 약 1.5×1016cm-3정도로 설정되어 있다. 또, 제2 p형 웰영역(4)은 주면으로부터 1μm정도의 깊이까지 형성되고, 주면 근방에서의 불순물농도는 약 3×1015cm-3정도로 설정되어 있다. 제2도에서 보는 바와 같이, 약 1μm의 깊이를 지나는 시점에서 제2 p형 웰영역(4)의 불순물농도가 제1 p+형 웰영역(3)의 불순물농도와 완전히 같게 되어 있는데, 이것은 후술하는 바와 같이 제2 p형 웰영역(4)이 반대도전형의 불순물을 도입함으로써 형성되는 웰이므로, 제1 P+형 웰영역(3)의 주면 근방의 불순물농도가 희석된 상태를 나타내는 것이다.As shown in FIG. 2, the first p + type well region 3 is formed to a depth of about 5 μm from the main surface, and the impurity concentration near the main surface is set to about 1.5 × 10 16 cm −3 . . The second p-type well region 4 is formed to a depth of about 1 μm from the main surface, and the impurity concentration in the vicinity of the main surface is set to about 3 × 10 15 cm −3 . First, as shown in Figure 2, there at this point in by the approximately 1μm depth and an impurity concentration of the second p-type well region 4 is completely the same as the impurity concentration of the 1 p + type well region 3, which will be described later As described above, since the second p-type well region 4 is a well formed by introducing impurities of the opposite conductivity type, the impurity concentration near the main surface of the first P + type well region 3 is diluted.
따라서, 필드산화막(2)의 바로 아래에 위치하는 제1 p+형 웰영역(3) 내에는 높은 불순물농도를 갖는 p++형 가드링(5)이 형성되어 있다. 제2 p형 웰영역(4)내에는 불순물농도가 낮은 n_형 소스/드레인영역(6)이 형성되고, 또 그 내부에 불순물농도가 높은 n+형 소스/드레인영역(7)이 형성된 소위 LDD구조를 갖는 n형소스/드레인영역(8)이 형성되어 있다. 이들 n형 소스/드레인영역(8) 상호간에 존재하는 채널영역위에는 게이트절연막(9)과 게이트전극(l0)이 형성되어 있다.Therefore, the p ++ type guard ring 5 having a high impurity concentration is formed in the first p + type well region 3 positioned directly below the field oxide film 2. In the second p-type well region 4, an n_ type source / drain region 6 having a low impurity concentration is formed, and an n + type source / drain region 7 having a high impurity concentration is formed therein. An n-type source / drain region 8 having an LDD structure is formed. The gate insulating film 9 and the gate electrode 10 are formed on the channel region between the n-type source / drain regions 8.
본 발명의 제1실시예에 따른 반도제장치, 특히 고내압소자는 이상과 같은 구조로 되어 있는데, 이와 같은 제1실시예에 따른 반도체장치, 특히 고내압소자에 따르면 n형 소스/드레닝영역(8)의 근방, 즉 소자의 전류통로 근방의 불순물농도가 예컨대, 종래 소자의 전류통로 근방의 불순물농도보다도 낮게 설정되어 있다. 다시 말하면, 소자의 전류통로가 형성되는 부분이 불순물농도가 낮게 설정되는 제2 p형 웰영역(4)내에 형성되어 있고, 따라서 제2 p형 웰영역(4)에 형성되는 소자는 상기 불순물농도가 낮으면 낮을수록 접합내압이 높아지게 된다.The semiconductor device, particularly the high breakdown voltage device, according to the first embodiment of the present invention has the structure as described above. According to the semiconductor device, particularly the high breakdown voltage device, according to the first embodiment, the n-type source / draining area The impurity concentration in the vicinity of (8), that is, in the vicinity of the current path of the device, is set lower than, for example, the impurity concentration in the vicinity of the current path of the conventional device. In other words, the portion in which the current path of the element is formed is formed in the second p-type well region 4 in which the impurity concentration is set low, so that the element formed in the second p-type well region 4 is the impurity concentration. The lower the value, the higher the junction breakdown voltage.
그러면, 이러한 내압향상, 특히 n형 소스/드레인영역(8)과 p형 웰영역(4)의 접합내압향상의 효과에 대해 종래기술의 장치와 본 발명에 따른 장치를 비교해 보기로 한다.Then, the effects of the improvement of the pressure resistance, in particular the improvement of the junction pressure resistance of the n-type source / drain region 8 and the p-type well region 4 will be compared with the device of the prior art.
제3도는 종래 장치에서의 드레인 전류∼전압특성을 나타낸 도면이고, 제4도는 본 발명에 따른 장치에서의 드레인 전류∼전압특성을 나타낸 도면이다.3 is a view showing drain current to voltage characteristics in a conventional apparatus, and FIG. 4 is a view showing drain current to voltage characteristics in an apparatus according to the present invention.
종래에는 제3도에 도시한 바와 같이, 드레인-소스간 전압(VDS)이 30∼35V부근으로 되면 드레인전류(ID)가 급격히 상승하게 된다.Conventionally, as shown in FIG. 3, when the drain-source voltage V DS becomes around 30 to 35 V, the drain current I D rises rapidly.
그러나, 본 발명에 따른 장치에서는 제4도에 도시한 바와 같이, 드레인-소스간 전압(VDS)이 50V부근까지 되어도 드레인전류(ID)가 급격히 상승하지 않는다.However, in the apparatus according to the present invention, as shown in FIG. 4, even when the drain-source voltage V DS is around 50V, the drain current I D does not increase rapidly.
또한 제2 p형 웰영역(4)의 주위에는, 이 웰영역(4)을 둘러싸면서 불순물농도가 높게 설정되어 있는 제1p+형 웰영역(3)이 형성되어 있다. 즉, 소자의 실질적인 능동영역의 바깥둘레가 높은 불순물농도를 갖는 제1 p+형 웰영역(3)으로 덮여져 있고, 따라서 소자 상호간 혹은 상기 웰영역과 기판과의 사이 등에서의 래치업을 방지할 수가 있게 된다.Further, around the second p-type well region 4, a first p + type well region 3 is formed in which the impurity concentration is set high while surrounding the well region 4. That is, the outer periphery of the substantially active region of the device is covered with the first p + type well region 3 having a high impurity concentration, thus preventing latchup between the elements or between the well region and the substrate. It becomes the number.
이 래치업방지효과, 즉 기생 바이폴라트랜지스터의 온제어효과에 대해 종래기술의 장채와 본 발명에 따른 장치를 비교해 보기로 한다.This latch-up prevention effect, i.e., the on-control effect of the parasitic bipolar transistor, is compared with the apparatus according to the present invention with the prior art chae.
제5도는 종래 장치에서의 드레인 전류∼전압특성을 나타낸 도면이고, 제6도는 본 발명에 따른 장치에서의 드레인 전류∼전압특성을 나타낸 도면이다.5 is a view showing drain current to voltage characteristics in a conventional apparatus, and FIG. 6 is a view showing drain current to voltage characteristics in an apparatus according to the present invention.
종래에는 제5도에 도시한 바와 같이, 게이트에 바이어스가 인가되자마자 드레인∼소스간 전압(VDS)이 30V부근인 곳에서부터 드레인전류(ID)가 급격히 상승하는 것이 있었다.Conventionally, as shown in FIG. 5, as soon as the bias is applied to the gate, the drain current I D rises rapidly from the place where the drain-source voltage V DS is around 30V.
이러한 상승의 원인은 n형 소스/드레인영역을 콜렉터로 하고, p형 웰영역을 베이스, n형 기판을 에미터로 하는 기생 바이폴라트랜지스터가 온되는 것에 기인한다.The reason for this increase is that parasitic bipolar transistors are turned on with the n-type source / drain region as the collector, the p-type well region as the base, and the n-type substrate as the emitter.
즉, 상기 기생 바이폴라트랜지스터가 온되면 그 기생 바이폴라트랜지스터에도 전류가 흐르게 되어 큰 드레인전류(ID)가 흐르기 시작하는 것이다.That is, when the parasitic bipolar transistor is turned on, a current flows in the parasitic bipolar transistor, and a large drain current I D starts to flow.
그러나, 본 발명에 따른 장치에서는 상기한 바와 같이 능동영역 바깥둘레가 높은 불순물농도를 갖는 p+형 웰영역(3)으로 둘러싸여 있으므로, 상기 기생 바이폴라트랜지스터의 베이스농도가 높아져서 그 성능이 저하되게 되어 온상태로 되기 어렵게 되어 있다.However, in the apparatus according to the present invention, since the outer periphery of the active region is surrounded by the p + type well region 3 having a high impurity concentration as described above, the base concentration of the parasitic bipolar transistor has been increased, and its performance has been deteriorated. It becomes hard to become a state.
따라서, 제6도에 도시한 바와 같이 게이트에 바이어스가 인가됨에 관계없이, 드레인전류(ID)의 급격한 증가가 드레인∼소스간 전압(VDS)이 50V부근인 곳까지 억제되게 된다.Therefore, as shown in FIG. 6, irrespective of whether a bias is applied to the gate, a rapid increase in the drain current I D is suppressed until the drain-source voltage V DS is around 50V.
이상과 같이, 제1실시예에 도시한 고내압소자는 래치업에 대해 강한 내성을 갖고, 또 소스/드레인 모두에 고내압을 달성할 수 있는 것이다.As described above, the high breakdown voltage element shown in the first embodiment has a strong resistance to latch-up and can achieve high breakdown voltage at both the source and the drain.
또, 상기 소자는 현재 진행중인 소자 자체의 미세화에도, 예컨대 10V이상의 고전압인 동작전압을 유지시켜 대응할 수 있고, 또 래치업의 문제를 감소시켜 대응할 수 있는 것이다.In addition, the device can cope with the miniaturization of the device itself, which is currently in progress, by maintaining an operating voltage of a high voltage of 10 V or more, for example, and by reducing the problem of latch-up.
다음으로, 상기 제1실시예에 따른 반도체창치의 제조방법에 대해 제7도(a) 내지 제7도(c)를 참조하여 설명한다.Next, a method for manufacturing a semiconductor device according to the first embodiment will be described with reference to FIGS. 7A to 7C.
이하의 제조방법의 설명에서는 5V의 동작전압으로 구동되는 소자(이하, 저전압 소자라 칭함)와 상기 제1실시예에 나타낸 고내압소자를 동일 접상에 함께 형성한 것으로 하여 설명한다.In the following description of the manufacturing method, an element (hereinafter referred to as a low voltage element) driven at an operating voltage of 5 V and the high breakdown voltage element shown in the first embodiment will be described as being formed together on the same junction.
제7도(a) 내지 제7도(c)는 제1실시예에 따른 반도체장치를 제조공정순으로 나타낸 단면도로서, 동일한 부분에 대해서는 동일한 참조부호를 붙이고 있다.7A to 7C are cross-sectional views showing the semiconductor device according to the first embodiment in the order of manufacturing steps, and like reference numerals denote the same parts.
먼저, 제7도(a)에 도시한 바와 같이 예컨대 n형 기판(1) 표면에 산화막(도시되지 않음)을 형성하고, 그 다음 상기 산화막위에 포토레지스트(도시되지 않음)를 입힌다. 이어, 상기 포토레지스트를 제1 p+형 웰영역의 형성예정패턴으로 패터닝하고, 상기 포토레지스트를 마스크로 하여 p형 불순물, 예컨대 보론을 가속전압이 100KeV, 도우즈량이 5×1012cm-2인 조건으로 이온주입을 행한다. 그후, 예컨대 열확산시킴으로써 이온주입된 보론을 활성화시켜 제1 p+형 웰영역(3)을 형성한다.First, as shown in Fig. 7A, an oxide film (not shown) is formed on the surface of the n-type substrate 1, for example, and then a photoresist (not shown) is applied on the oxide film. Subsequently, the photoresist is patterned as a pattern to be formed in the first p + type well region, and the p type impurities such as boron are accelerated to 100 KeV and the dose is 5 x 10 12 cm -2 using the photoresist as a mask. Ion implantation is performed under phosphorus conditions. Thereafter, the ion implanted boron is activated by, for example, thermal diffusion to form the first p + type well region 3.
다음으로, 제7도(b)에 도시된 바와 같이 전면에 포토레지스트(11)를 도포한 후, 이 포토레지스트(11)에 대해 사진식각법으로 제2 p형 웰영역패턴에 형성된 개공부(12, 開孔部)를 뚫는다. 그다음 상기 포토레지스트(11)를 마스크로 하여 n형 불순물, 예컨대 인을 가속전압이 280KeV, 도우즈량이 5×1011cm-2인 조건으로 이온 주입을 행한다. 그후, 예컨대 열확산시킴으로써 이온주입된 보론을 활성화시켜, 제2 p형 웰영역(4)을 형성한다. 이때, 제l p+형 웰영역(3)에 대해 반대도전형인 불순물, 예컨대 인이 이온주입됨에 따라 도우너와 억셉터와의 결합이 일어나고, 그 결과 제1 p+형 웰영역(3)의 p형 불순물농도가 국부적으로 저하된다. 이러한 상태의 불순물농도의 분포는 상기 제2도에 도시되어 있다. 또, 제1 p+형 웰영역(3)의 주면으로부터의 깊이는 예컨대 5μm정도로, 제2 p형 웰영역(4)의 주면으로부터의 깊이는 예컨대 1μm정도로 설정되어 있다.Next, after the photoresist 11 is applied to the entire surface as shown in FIG. 7 (b), the openings formed in the second p-type well region pattern by the photolithography method with respect to the photoresist 11 ( 12, drill the hole. Then, using the photoresist 11 as a mask, n-type impurities such as phosphorus are ion implanted under an acceleration voltage of 280 KeV and a dose amount of 5 x 10 11 cm -2 . Thereafter, for example, the ion implanted boron is activated by thermal diffusion to form the second p-type well region 4. At this time, the donor and the acceptor are coupled as the opposite conductivity-type impurities, such as phosphorus, are ion-implanted with respect to the lp + type well region 3, and as a result, p of the first p + type well region 3 occurs. The type impurity concentration is locally lowered. The distribution of impurity concentrations in this state is shown in FIG. 2 above. The depth from the main surface of the first p + type well region 3 is set to, for example, about 5 µm, and the depth from the main surface of the second p type well region 4 is set to about 1 µm, for example.
다음으로, 제7도(c)에 도시한 바와 같이 포토레지스트(11)를 벗겨낸 후, 예컨대 LOCOS법으로 필드산화막(2)을 형성한 후, 게이트절연막으로 되는 산화막을 예컨대 열산화법으로 형성하고 이어서 게이트전극으로되는 폴리실리콘층을 예컨대 CVd법으로 형성한다. 다음에, 포토레지스트를 이용한 사진식각법으로 상기폴리실리콘층 및 산화막을 차례로 소정의 게이트전극 형태로 패터닝하여 게이트전극(10) 및 게이트절연막(9)을 형성한다. 다음으로, 고내압소자측의 제2 p형 웰영역(4) 등에 대해 게이트전극(10) 및 필드산화막(2)을 마스크로 한, 소위 셀프얼라인이온주입법으로 예컨대 n형 불순물인 인을 이온주입하여 먼저 불순물농도가 낮은 n-형 소스/드레인영역(6)을 형성한다. 이때, 필요에 따라 저전압소자측의 제1p+형 웰영역(3)에 대해 셀프얼라인이온주입을 행하여도 된다. 다음, 예컨대 고내압소자측의 게이트전극(10)의 측면에 연한영역 부근 등을 포토레지스트 혹은 산화막 등을 마스크로 하여, LDD구조를 형성하는 상태로 된다. 그리고, 고내압소자측에서는 포토레지스트 혹은 산화막 등을 마스크로 하고, 저전압소자측에서는 게이트전극(10)을 마스크로 하여 다시 n형 불순물, 예컨대 비소의 셀프얼라인이온주입을 행하여, n+형 소스/드레인영역(7) 및 n+형 소스/드레인영역(13)을 형성한다. 고내압소자측에서는 LDD구조를 형성하고 있으므로, n-형 소스/드레닝영역(6)과 n+형 소스/드레인영역(7)으로 n형 소스/드레인영역(8)이 형성되어 있다. 다음에, 가드링(5) 형성용의 불순물을 산화막 또는 포토레지스트를 마스크로 하여 이온주입한다.Next, after removing the photoresist 11 as shown in FIG. 7C, after forming the field oxide film 2 by, for example, LOCOS, an oxide film serving as a gate insulating film is formed by, for example, thermal oxidation. Next, a polysilicon layer serving as a gate electrode is formed by, for example, the CVd method. Next, the polysilicon layer and the oxide film are sequentially patterned in the form of a predetermined gate electrode by a photolithography method using a photoresist to form the gate electrode 10 and the gate insulating film 9. Next, for example, phosphorus as an n-type impurity is ionized by a so-called self-aligned ion implantation method using the gate electrode 10 and the field oxide film 2 as a mask for the second p-type well region 4 and the like on the high withstand voltage element side. First, n - type source / drain regions 6 having a low impurity concentration are formed by implantation. At this time, self-aligned ion implantation may be performed to the 1p + type well region 3 on the low voltage element side as necessary. Next, the LDD structure is formed by using a photoresist or an oxide film as a mask on the side of the gate electrode 10 on the side of the high breakdown voltage element, for example. On the high-voltage device side, a photoresist or an oxide film is used as a mask, and on the low-voltage device side, the gate electrode 10 is used as a mask, and self-aligned ion implantation of n-type impurities such as arsenic is performed again, whereby n + -type source / drain is used. The region 7 and n + type source / drain region 13 are formed. Since the LDD structure is formed on the high breakdown voltage side, the n type source / drain region 8 is formed of the n − type source / draining region 6 and the n + type source / drain region 7. Next, the impurity for forming the guard ring 5 is ion implanted using an oxide film or a photoresist as a mask.
그후, 도시되지는 않았지만 예컨대 층간절연막을 형성하고, 이 층간절연막에 대해 장치의 소정 장소로 통하는 콘택트홀을 뚫어 소정 배선을 만들고, 또한 표면 보호막을 형성한다.Thereafter, although not shown, an interlayer insulating film is formed, for example, a predetermined wiring is formed by drilling a contact hole leading to a predetermined place of the device, and a surface protective film is formed.
이상과 같은 공정을 거쳐 본 발명의 제1실시예에 나타낸 고내압소자와, 5V동작의 저전압소자를 동일 칩상에 함께 형성한 반도제창치를 제작하였다.Through the above steps, the semiconductor device having the high breakdown voltage device and the low voltage device of 5V operation formed together on the same chip were fabricated.
이와 같은 제1실시예의 반도제장치의 제조방법에 따르면, 제1 p+형 웰영역(3)에 대해 n형 불순물을 이온주입함으로써 도우너와 억셉터를 결합시키고 나서, 높은 불순물농도의 제1 p+형 웰영역(3)내에 선택적으로 낮은 불순물농도의 제2 p형 웰영역(4)을 형성할 수 있다. 따라서, 제2 p형 웰영역(4)내에 소자를 형성하면, 제1실시예에 나타낸 고내압소자를 형성할 수가 있다.According to the manufacturing method of the semiconductor device according to the first embodiment, the donor and the acceptor are combined by ion implantation of n-type impurities into the first p + type well region 3, and then the first p having a high impurity concentration. A second p-type well region 4 having a low impurity concentration can be selectively formed in the + type well region 3. Therefore, when the element is formed in the second p-type well region 4, the high breakdown voltage element shown in the first embodiment can be formed.
또한, 그 제조방법에서는 단지 1회의 사진식각공정을 늘리는 것만으로, 5V동작의 저전압소자와 상기 고내압소자를 동일 칩상에 함게 형성할 수가 있다.In addition, in the manufacturing method, only one photolithography step is increased, and the low voltage device and the high breakdown voltage device of 5V operation can be formed together on the same chip.
다음, 제8도를 참조하여 본 발명의 제2실시예에 따른 반도체창치에 대해 설명한다.Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
제8도는 본 발명의 제2실시예에 따른 반도체장치, 특히 고내압소자의 개념을 나타낸 단면도이다.8 is a cross-sectional view showing the concept of a semiconductor device, particularly a high breakdown voltage device, according to a second embodiment of the present invention.
이 제8도에서, 제1도와 동일한 부분에 대해서는 같은 부호를 붙이고, 중복되는 설명은 생략하기로 한다.In FIG. 8, the same reference numerals are given to the same parts as in FIG. 1, and redundant descriptions thereof will be omitted.
본 제2실시예의 특징은 불순물농도가 낮은 제2 p형 웰영역을 소스/드레인영역(8)의 주위로 한정한 것이다. 즉, 적어도 2개 존재하는 소스/드레인영역(8)의 주위에 대해 각각 제2 p형 웰영역(4-1 및 4-2)이 형성되어 있다.The feature of the second embodiment is that the second p-type well region having a low impurity concentration is defined around the source / drain region 8. That is, the second p-type well regions 4-1 and 4-2 are formed around the at least two existing source / drain regions 8, respectively.
이는 소자내압이 특히 소스/드레인영역(8) 주위로 늘어난 공간전하영역의 크기에 관계가 있는 것을 고려하여, 소스/드레인영역(8)의 주위만 불순물농도를 낮게 함으로써 충분한 내압을 얻을 수 있는 점을 감안한것이다.This can be obtained by lowering the impurity concentration only around the source / drain region 8 in consideration of the fact that the device breakdown voltage is particularly related to the size of the space charge region that is increased around the source / drain region 8. This is taken into account.
그 결과, 불순물농도가 높은 영역, 즉 제1 p+형 웰영역(3)을 소자내압에 영향이 없는 법위로 넓힐 수가 있어, 제1실시예에 나타낸 고내압소자와 비교하여 래치업에 대한 내성이 한층 강화된다.As a result, the region where the impurity concentration is high, that is, the first p + type well region 3 can be widened to a level where there is no influence on the device breakdown voltage, and the resistance to latch-up is higher than that of the high breakdown voltage element shown in the first embodiment. This is further strengthened.
다음, 제2실시예에 나타낸 고내압소자의 제조방법에 대해 제9도(a) 내지 제9도(c)를 참조하여 설명한다.Next, a method of manufacturing the high breakdown voltage device shown in the second embodiment will be described with reference to FIGS. 9A to 9C.
본 제조방법의 설명에서는 제1실시예의 고내압소자의 제조방법과 마찬가지로, 저전압소자와 제2실시예의 고내압소자를 동일 칩상에 함께 형성하여 설명한다.In the description of the present manufacturing method, similarly to the manufacturing method of the high breakdown voltage device of the first embodiment, the low voltage device and the high breakdown voltage device of the second embodiment are formed together on the same chip.
제9도(a) 내지 제9도(c)는 제2실시예에 따른 반도체장치를 제조공정순으로 나타낸 단면도이다. 이 제9도(a) 내지 제9도(c)에 있어서, 제8도와 동일한 부분에 대해서는 동일한 참조부호를 붙인다.9A to 9C are cross-sectional views showing the semiconductor device according to the second embodiment in the order of manufacturing processes. In Figs. 9A to 9C, the same reference numerals are assigned to the same parts as those of Fig. 8.
먼저, 제9도(a)에 도시한 바와 같이, 예컨대 n형 기판(1) 표면에 산화막(도시되지 않음)을 형성한 다음, 이 산화막위에 포토레지스트(도시되지 않음)를 도포한다. 이어서, 상기 포토레지스트를 제1 p+형 웰영역 형성예정패턴으로 패터닝하고, 포토레지스트를 마스크로 하여 p형 불순물, 예컨대 보론을 가속진압이 100KeV, 도우즈량이 5×1012cm-2인 조건으로 이온주입을 행한다. 그후, 예컨대 열확산시킴으로써 이온주입된 보론을 활성화시켜 제1 p+형 웰영역(3)을 형성한다.First, as shown in Fig. 9A, an oxide film (not shown) is formed on the surface of the n-type substrate 1, for example, and then a photoresist (not shown) is applied on the oxide film. Subsequently, the photoresist was patterned into a pattern to be formed in the first p + type well region, and p type impurities such as boron were accelerated to 100 KeV and the dose amount was 5 × 10 12 cm −2 using the photoresist as a mask. Ion implantation is carried out. Thereafter, the ion implanted boron is activated by, for example, thermal diffusion to form the first p + type well region 3.
다음, 제9도(b)에 도시한 바와 같이 전면에 포토레지스트(11)를 도포하고, 이 포토레지스트(11)에 대해 사진식각법으로 1개의 소자영역에 대해 복수개 설치되는 제2 p형 웰영역패턴으로 형성된 개공부(12-1 및12-2)를 형성한다. 이어서, 포토레지스트(11)를 마스크로 하여 n형 불순물, 예컨대 인을 가속전압이 280KeV, 도우즈량이 5×1011cm-2인 조건으로 이온주입을 행한다. 그후, 예컨대 열화산시킴으로써 이온주입된 보론을 활성화시켜 제2 p형 웰영역(4-1및 4-2)을 형성한다. 이때, 제1p+형 웰영역(3)에 대해 반대도전형인 불순물, 예컨대 인이 이온주입됨으로써 도우너와 억셉터의 결합이 일어단다. 그 결과, 제1 p+형 웰영역(3)의 불순물농도가 국부적으로 저하된다. 또, 개공부(12-1)와 개공부(12-2)의 사이에 존재하고 있는 포토레지스트(11)이 폭(W)와 일례로서, 예컨대 제1 p+형 웰영역(3)의 주면으로부터의 깊이가 예컨대 5μm정도이고, 제2 p형 웰영역(4-1 및 4-2)의 주면으로부터의 깊이가 예컨대 1μm정도인 경우에는 상기 폭(W)이 대략 1μm정도로 설정된다.Next, as shown in FIG. 9 (b), a photoresist 11 is coated on the entire surface, and a plurality of second p-type wells are provided for one device region by photolithography to the photoresist 11. The openings 12-1 and 12-2 formed by the area patterns are formed. Subsequently, using the photoresist 11 as a mask, ion implantation is performed on an n-type impurity such as phosphorus under conditions of an acceleration voltage of 280 KeV and a dose of 5 x 10 11 cm -2 . Thereafter, the ion implanted boron is activated by, for example, thermal volatilization to form second p-type well regions 4-1 and 4-2. At this time, the donor and the acceptor are combined by ion implantation of an impurity, such as phosphorus, into the first p + type well region 3. As a result, the impurity concentration of the first p + type well region 3 decreases locally. In addition, the photoresist 11 existing between the opening 12-1 and the opening 12-2 has a width W as an example, for example, the main surface of the first p + type well region 3. The width W is set to approximately 1 µm when the depth from the surface is, for example, about 5 µm, and the depth from the main surfaces of the second p-type well regions 4-1 and 4-2 is, for example, about 1 µm.
다음으로, 제9도(c)에 도시한 바와 같이 포토레지스트(11)를 박리한 후, 예컨대 LOCOS법으로 필드산화막(2)을 형성한다. 이어서, 게이트절연막으로 되는 산화막을 예컨대 열산화법으로 형성한 후, 게이트전극으로 되는 폴리실리콘층을 예컨대 CVD법으로 형성한다. 다음에 포토레지스트를 이용한 사진식각법에 의해 상기 폴리실리콘층 및 산화막을 차례로 소정의 게이트전극형태로 패터닝하여, 게이트전극(10) 및 게이트절연막(9)을 형성한다. 다음, 고내압소자측의 제2 p형 웰영역(4-1 및 4-2) 등에 대해 게이트전극(10) 및 필드산화막(2)을 마스크로 한, 소위 셀프얼라인이온주입법으로 예컨대 n형 불순물인 인을 이온주입하여, 먼저 불순물농도가 낮은 n-형 소스/드레인영역(6)을 형성한다. 이때 필요에 따라서는 저전압소자측의 제1p+형 웰영역(3)에 대해 셀프얼라인이온주입을 행하여도 된다. 이어서, 예컨대 고내압소자측의 게이트전극(10)의 측면에 연한 영역부근 등을 포토레지스트 혹은 산화막 등으로 마스킹하여 LDD구조를 형성할 수 있는 상태로 한다. 그리고, 고내압소자측에서는 포토레지스트 혹은 산화막 등을 마스크로 하고, 저전압소자측에서는 게이트전극(10)을 마스크로 하여 다시 n형 불순물, 예컨대 비소의 셀프얼라인이온주입을 행하여 n+형 소스/드레인영역(7) 및 n+형 소스/드레인영역(13)을 형성한다. 고내압소자측에서는 LDD구조를 이루고 있으므로 n-형 소스/드레인영역(6)과 n+형 소스/드레인영역(7)에서, n형 소스/드레인영역(8) 이 형성되어 있다. 여기서, n형 소스/드레인영역(8)은 제2 p형 웰영역(4-1 및 4-2)내에 각각 형성되어 있다. 이어서, 가드링(5) 형성용의 불순물을 산화막 또는 포토레지스트를 마스크로 하여 이온주입한다.Next, as shown in Fig. 9C, after the photoresist 11 is peeled off, the field oxide film 2 is formed by, for example, the LOCOS method. Subsequently, an oxide film serving as a gate insulating film is formed by, for example, a thermal oxidation method, and then a polysilicon layer serving as a gate electrode is formed by, for example, a CVD method. Next, the polysilicon layer and the oxide film are patterned in the form of a predetermined gate electrode by photolithography using a photoresist to form the gate electrode 10 and the gate insulating film 9. Next, for example, n-type by a so-called self-aligned ion implantation method using the gate electrode 10 and the field oxide film 2 as masks for the second p-type well regions 4-1 and 4-2 on the high breakdown voltage element side, and the like. Phosphorus as an impurity is ion-implanted to first form an n − type source / drain region 6 having a low impurity concentration. At this time, if necessary, self-aligned ion implantation may be performed to the first p + type well region 3 on the low voltage element side. Subsequently, the LDD structure is formed by masking a light region near the side of the gate electrode 10 on the side of the high breakdown voltage element with a photoresist or an oxide film or the like. Then, the high-breakdown-voltage element side, a photoresist or an oxide film such as a mask, the low voltage element side, the gate electrode 10 a as a mask again with the n-type impurity, for example, by performing the self-alignment ion implantation of arsenic n + type source / drain region (7) and n + type source / drain regions 13 are formed. Since the LDD structure is formed on the high breakdown voltage side, an n-type source / drain region 8 is formed in the n − type source / drain region 6 and the n + type source / drain region 7. Here, the n-type source / drain regions 8 are formed in the second p-type well regions 4-1 and 4-2, respectively. Subsequently, the impurity for forming the guard ring 5 is ion implanted using an oxide film or a photoresist as a mask.
그후, 도시되지는 않았지만 예컨대 층간절연막을 형성한 후 이 층간절연막에 대해 장치의 소정 위치로 통하는 콘택트홀을 뚫어 소정의 배선을 형성하고, 또 표면보호막을 형성한다.Thereafter, although not shown, for example, an interlayer insulating film is formed, and then, a contact hole leading to a predetermined position of the device is formed for the interlayer insulating film to form a predetermined wiring, and a surface protective film is formed.
이상과 같은 공정을 거침으로써, 제2실시예에 도시한 고내압소자와 5V동작의 저전압소자를 동일 칩상에 함께 형성한 반도체장치를 제작하였다.By going through the above steps, a semiconductor device in which the high breakdown voltage element and the low voltage element of 5V operation shown in the second embodiment were formed together on the same chip was fabricated.
이와 같은 제조방법에 따르면, 제9도(b)에 도시한 바와 같이 포토레지스트(11)를 제1 p+형 웰영역(3)의 상부에 일부 남겨둠으로서 복수개의 제2 p형 웰영역(4-1 및 4-2)을 형성할 수 있다. 그리고, 이들 제2 p형 웰영역(4-1 및 4-2)내에 각각 n형 소스/드레인영역(8)을 형성하면, 상기 제2실시예에 도시한 고내압소자를 형성할 수 있다.According to this manufacturing method, as shown in FIG. 9 (b), the photoresist 11 is partially left over the first p + type well region 3 so that a plurality of second p type well regions ( 4-1 and 4-2). If the n-type source / drain regions 8 are formed in these second p-type well regions 4-1 and 4-2, respectively, the high breakdown voltage element shown in the second embodiment can be formed.
또한, 제 1실시예에 도시한 고내압소자의 제조방법과 마찬가지로 제 2 실시예에 도시한 고내압소자의 제조방법에서도, 저전압소자와 상기 고내압소자를 겨우 1회의 시잔식각공정을 늘리는 것만으로 동일 칩상에 함께 형성할 수가 있다.In addition, similarly to the manufacturing method of the high breakdown voltage element shown in the first embodiment, in the manufacturing method of the high breakdown voltage element shown in the second embodiment, only one time residual etching process is increased between the low voltage element and the high breakdown voltage element. Can be formed together on the same chip.
한편, 상기 제1, 제2실시예에서는 기판(1)을 n형으로, 제1 및 제2의 웰영역(3,4)을 p형으로 하였지만, 각각의 도전형을 반대로 해도 좋음은 물론이다.On the other hand, in the first and second embodiments, the substrate 1 is n-type, and the first and second well regions 3 and 4 are p-type, but each conductive type may be reversed. .
또, n형 기판(1)은 p형 영역내에 형성된 웰영역이어도 좋고, 제1 및 제2의 웰영역(3,4)의 불순물농도치는 실시예중에서 언급한 값에 한정되는 것은 아니라 여러가지로 변경이 가능하며, 제1 및 제2의 웰영역(3,4)의 주면으로부터의 깊이도 다양한 변경이 가능하다.Further, the n-type substrate 1 may be a well region formed in the p-type region, and the impurity concentrations of the first and second well regions 3 and 4 are not limited to the values mentioned in the examples, but may be changed in various ways. The depth from the main surface of the first and second well regions 3 and 4 can be variously changed.
또한, 상기 실시예는 예컨대 10V이상의 동작전압을 필요로 하는 소자를 내장한 대형 액정드라이버용의 LSI를 예로 들어 설명하였지만, 본 발명은 그에 한정되는 것은 아니다. 예컨대 5V동작의 소자만으로 구성된 반도체장치에 있어서, 집적된 M0S트랜지스터의 내압향상수단으로서 이용하여도 하등 지장이 없다. 또,상기 M0S트랜지스터가 CM0S형 구성인 경우에는 내압향상의 효과에 더하여 래치업 대책수단으로서도 유익한 효과를 얻을 수가 있다.In addition, the above embodiment has been described using, for example, an LSI for a large liquid crystal driver incorporating an element requiring an operating voltage of 10 V or more, but the present invention is not limited thereto. For example, in a semiconductor device composed of only 5V operation elements, it can be used as a means for increasing the breakdown voltage of an integrated M0S transistor. In the case where the M0S transistor is of the CM0S type, in addition to the effect of improving the breakdown voltage, a beneficial effect can also be obtained as a latch-up countermeasure.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.On the other hand, reference numerals denoted in the components of the claims of the present application to facilitate the understanding of the present invention, not intended to limit the technical scope of the present invention to the embodiments shown in the drawings.
[발명의 효과][Effects of the Invention]
이상 설명한 바와 같이 본 발명에 따르면, 래치업에 대해 강한 내성을 가지면서 고내압인 소자를 구비한 반도체장치 및 그 제조방법을 제공할 수가 있다.As described above, according to the present invention, it is possible to provide a semiconductor device having a high withstand voltage element with strong resistance to latch-up and a manufacturing method thereof.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910007724A KR940006673B1 (en) | 1991-05-14 | 1991-05-14 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910007724A KR940006673B1 (en) | 1991-05-14 | 1991-05-14 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920022491A KR920022491A (en) | 1992-12-19 |
| KR940006673B1 true KR940006673B1 (en) | 1994-07-25 |
Family
ID=19314389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910007724A KR940006673B1 (en) | 1991-05-14 | 1991-05-14 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940006673B1 (en) |
-
1991
- 1991-05-14 KR KR1019910007724A patent/KR940006673B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022491A (en) | 1992-12-19 |
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