KR940006604Y1

KR940006604Y1 - Protecting circuit for system

Info

Publication number: KR940006604Y1
Application number: KR2019890016651U
Authority: KR
Inventors: 김형욱
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1989-11-10
Filing date: 1989-11-10
Publication date: 1994-09-26
Also published as: KR910010102U

Abstract

내용 없음.No content.

Description

System protection circuit by sequential supply of power

제1도는 본 고안 파워의 순차적 공급에 의한 시스템 보호회로도.1 is a system protection circuit diagram by the sequential supply of power of the present invention.

제2도는 본 고안에 따른 타이밍도.2 is a timing diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 게이트신호발생부 2 : 딜레이1: gate signal generator 2: delay

3 : 파워소스부 4 : 시스템부3: power source section 4: system section

RY1,RY2 : 릴레이 RY11,RY21 : 릴레이스위치RY1, RY2: Relay RY11, RY21: Relay Switch

AND1 : 앤드게이트 OR1 : 오아게이트AND1: AND gate OR1: OA gate

TR1,TR2 : 트랜지스터TR1, TR2: Transistor

본 고안은 순차적 파워(power)공급에 의한 시스템 보호회로에 관한 것으로, 특히, 초기에 파워공급시 발생되는 과전류에 의한 시스템의 오동작 및 파괴방지에 적당하도록 한 파워의 순차적 공급에 의한 시스템 보호회로에 관한 것이다.The present invention relates to a system protection circuit by the sequential power supply, and more particularly, to a system protection circuit by the sequential supply of power suitable for preventing the malfunction and destruction of the system by the overcurrent generated during the initial power supply. It is about.

일반적으로 시스템 보호용 또는 전압 안정용으로 있는 콘덴서나 전원회로등의 영향으로 여러 시스템이 같은 파워를 사용하고 있을때 파워를 동시에 공급하면 과전류가 발생될 수 있고, 시스템의 오동작이 유발될 수도 있는 문제점이 있다.In general, when multiple systems are using the same power due to condensers or power circuits, which are used for system protection or voltage stabilization, overcurrent may occur and system malfunction may occur.

본 고안은 이와같은 문제점을 감안하여 여러 시스템이 복합되어 같은 파워를 사용하고 있는 시스템에 있어서 파워를 과전류에 강한 부분부터 공급하여 시스템을 동작시킴으로 시스템의 파괴나 오동작을 방지하도록 한 파워의 순차적 공급에 의한 시스템보호회로를 안출한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.In view of such a problem, the present invention provides a system that uses multiple power systems to use the same power to operate the system by supplying the power from the strongest part to overcurrent. By devising a system protection circuit by the same, it will be described in detail with reference to the accompanying drawings.

제1도는 본 고안 파워의 순차적 동급에 의한 시스템 보호회로도로서 이에 도시한 바와같이 게이트신호발생부(1)를 직접 앤드게이트(AND1) 및 오아게이트(OR1)의 일측입력단자에 접속함과 아울러 딜레이(Deley)(2)를 통해서 상기 앤드게이트(AND1) 및 오아게이트(OR1)의 타측입력단자에 각기 접속한뒤 그 앤드게이트(AND1) 및 오아게이트(OR1)의 출력단자를 저항(R1),(R2)을 각기 통해 트랜지스터(TR1),(TR2)의 베이스에 각기 접속하고, 그 트랜지스터(TR1),(TR2)의 콜렉터를 릴레이(RY1),(RY2)에 각기 접속한 후 릴레이(RY1)의 릴레이스위치(RY11)를 통해 파워소스부(3)와 시스템부(4)의 전원단자(Vcc)를, 릴레이((RY2)의 릴레이스위치(RY21)를 통해 상기 파워소스부(3)와 시스템부(4)의 전원단자(-Vcc)를 각기 접속하며, 상기 파워소스부(3) 및 시스템부(4)의 접지단자(GND)를 공통연결하여 구성하였다.1 is a system protection circuit diagram according to the sequential equivalent of the power of the present invention. As shown therein, the gate signal generator 1 is directly connected to the input terminals of the AND gate AND1 and the OR gate OR1 and delayed. (Deley) (2) is connected to the other input terminal of the AND gate AND1 and the OR gate OR1, respectively, and then the output terminals of the AND gate AND1 and OR gate OR1 are resistors R1, After connecting R2 to the bases of the transistors TR1 and TR2, respectively, and connecting the collectors of the transistors TR1 and TR2 to the relays RY1 and RY2, respectively, the relay RY1. The power source terminal Vcc of the power source unit 3 and the system unit 4 through the relay switch RY11 of the power source unit 3 and the system through the relay switch RY21 of the relay RY2. The power supply terminal (-Vcc) of the unit 4 is connected to each other, and the power source unit 3 and the ground terminal GND of the system unit 4 are connected in common. It was.

이와같이 구성한 본 고안의 작용 및 효과를 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above are as follows.

제2a-c도는 본 고안에 따른 타이밍도이다.2a-c is a timing diagram according to the present invention.

먼저 게이트신호발생부(1)에서 a도에 도시된 파형과 같은 신호를 발생하면 오아게이트(OR1)는 c도에 도시한 파형과 같이 신호발생부(1)의 신호가 고전위가 될때 고전위가 되어 트랜지스터(TR2)를 턴온시키므로, 릴레이(RY2)의 릴레이스위치(RY21)가 온되어 파워소스부(3)에서 전원단자(-Vcc)를 통해 시스템부(4)의 전원단자(-Vcc)에 파워를 먼저 공급하며, 딜레이(2)를 통해 지연된 신호가 타측입력단자에 입력되는 앤드게이트(AND1)의 출력은 b도에 도시한 파형과 같이 신호발생부(1)의 신호가 도전위가 된 뒤 릴레이(2)에 의한 지연시간만큼 뒤에 고전위가 되어 트랜지스터(TR1)를 턴온시키므로, 그때 릴레이(RY1)의 릴레이스위치(RY11)가 온되어 파워소스부(3)에서 전원단자(Vcc)를 통해 시스템부(4)의 전원단자(Vcc)에 파워를 공급하게 된다.First, when the gate signal generator 1 generates a signal such as the waveform shown in FIG. A, the OA gate OR1 generates a high potential when the signal of the signal generator 1 becomes a high potential as shown in the waveform shown in FIG. Since the transistor TR2 is turned on, the relay switch RY21 of the relay RY2 is turned on so that the power source terminal (-Vcc) of the system unit 4 is supplied from the power source unit 3 through the power terminal (-Vcc). Power is supplied first, and the output of the AND gate AND1 through which the delayed signal is input to the other input terminal through the delay 2 is the same as that of the waveform of FIG. After that, the transistor TR1 is turned on by the high potential after the delay time by the relay 2, so that the relay switch RY11 of the relay RY1 is turned on and the power source terminal Vcc is supplied from the power source unit 3 at that time. Through the power supply to the power supply terminal (Vcc) of the system unit (4).

또한, 게이트신호발생부(1)의 신호가 파워공급을 차단하는 신호인 저전위가 되면 앤드게이트(AND1)는 딜레이(2)의 영향없이 즉시 저전위가 되어 트랜지스터(TR1)와 릴레이(RY1)의 릴레이스위치(RY11)를 오프시키므로 파워소스부(3)에서 시스템부(4)의 전원단자(Vcc)에 공급되는 파워를 먼저 차단하고, 딜레이(2)의 지연시간이 지난후에 오아게이트(OR1)의 출력은 저전위가 되어 트랜지스터(TR2) 및 릴레이(RY2)의 릴레이스위치(RY21)를 오프시키므로 파워소스부(3)의 전원단자(-Vcc)에서 시스템부(4)의 전원단자(-Vcc)에 공급되는 파워를 차단하게 된다. 여기서 시스템부(4)의 전원단자(Vcc)를 통해 파워를 공급받는 부하는 전원단자(-Vcc)를 통해 파워를 공급받는 부하보다 과전류에 약한 경우를 일예로 가정하였다.In addition, when the signal of the gate signal generator 1 becomes the low potential, which is a signal to cut off the power supply, the AND gate AND1 immediately becomes the low potential without being affected by the delay 2, and thus the transistor TR1 and the relay RY1. The relay switch RY11 is turned off so that power supplied from the power source section 3 to the power supply terminal Vcc of the system section 4 is cut off first, and after the delay time of the delay 2 has elapsed, the oragate OR1 ) Outputs a low potential to turn off the relay switch RY21 of the transistor TR2 and the relay RY2, so that the power supply terminal (-) of the system section 4 is connected to the power supply terminal (-Vcc) of the power source section 3. The power supplied to Vcc) is cut off. Here, as an example, it is assumed that a load supplied with power through the power supply terminal Vcc of the system unit 4 is weaker in overcurrent than a load supplied with power through the power supply terminal (-Vcc).

이상에서 설명한 바와같이 과전류에 강한 부하측 파워를 먼저 공급하고, 차단은 늦게 하도록 함으로서 전원공급 및 차단에 의한 시스템의 부하측간에 발생될 수 있는 과전류에 대해 부품을 보호하고, 순차적 공급회로를 구성함으로 시스템의 오동작을 방지할 수 있는 효과가 있다.As described above, by supplying load side power that is strong against overcurrent first and delaying off, it protects the components against overcurrent that may occur between the load side of the system by power supply and interruption, and constitutes a sequential supply circuit. There is an effect that can prevent malfunction.

Claims

The gate signal generator 1 is directly connected to the one side and the other input terminal of the AND gate AND1 and the OR gate OR1 through the delay 2 and the AND gate AND1 and OR gate OR1. The output terminals of the transistors are connected to the bases of the transistors TR1 and TR2 through the resistors R1 and R2, respectively, and their collectors are connected to the relays RY1 and RY2, respectively. Power supply terminals (Vcc) and (-Vcc) are connected to the load side power terminals (Vcc) and (-Vcc) of the system unit 4 through relay switches (RY11) and (RY21). And a ground terminal (GND) of the unit (3) is directly connected to the ground terminal (GND) of the system unit (4).