KR940006144Y1 - Repair device of semiconductor memory - Google Patents

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Abstract

내용 없음.No content.

Description

반도체 메모리의 리페어장치Repair Device of Semiconductor Memory

제1도는 종래 반도체 메모리의 리페어를 나타낸 블럭도.1 is a block diagram showing a repair of a conventional semiconductor memory.

제2도는 제1도에 따른 일실시예를 나타낸 회로도.2 is a circuit diagram showing an embodiment according to FIG.

제3도는 제1도에 따른 불량셀발생을 나타낸 블럭도.3 is a block diagram showing generation of defective cells according to FIG.

제4도는 본 고안 반도체 메모리의 리페어를 나타낸 블럭도.4 is a block diagram showing a repair of the inventive semiconductor memory.

제5도는 제4도에 따른 메인셀구동을 나타낸 회로도.5 is a circuit diagram showing a main cell drive according to FIG.

제6도는 제4도에 따른 리페어셀구동을 나타낸 회로도.6 is a circuit diagram showing a repair cell drive according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

30, 32, 34 : 메인셀 구동회로 31, 33, 35 : 메인셀30, 32, 34: main cell driving circuit 31, 33, 35: main cell

36 : 리페어셀 구동회로 37 : 리페어셀36: repair cell driving circuit 37: repair cell

38∼45, 47 : 인버터 46 : 낸드게이트38 to 45, 47: Inverter 46: NAND gate

본 고안은 반도체 메모리의 리페어(repait)장치에 관한 것으로 , 특히 리페어셀의 효율성을 증대시켜 메모리의 수율향상에 적당하도록한 메모리용 리페어 시스템에 관한 것이다.The present invention relates to a repair apparatus for a semiconductor memory, and more particularly, to a repair system for a memory that increases the efficiency of a repair cell so as to improve the yield of the memory.

종래 반도체 메모리의 리페어장치는 제1도와 같이 각 소정신호에 따라 하이/로우를 각각 발생하는 다수의 구동회로(1)(4)(7)와, 상기 다수의 구동회로(1)(4)(7)의 각 하이/로우에 따라 각각 선택되는 메인셀(2)(5)(8) 및 리페어셀(3)(6)(9)로 구성되었다.In the conventional semiconductor memory repair apparatus, as shown in FIG. 1, a plurality of driving circuits (1), (4), (7) and a plurality of driving circuits (1) (4) (7) generate high / low according to each predetermined signal. The main cells 2, 5, 8, and the repair cells 3, 6, 9 are selected according to the high / low of 7).

이와 같이 구성된 각 구동회로(1)(4)(7)는 각 소정신호를 받아 하이/로우를 각각 발생하여 각 메인셀(2)(5)(8) 및 리페어셀(3)(6)(9)을 선택했다. 이를 제2도 및 제3도를 참조해서 상세히 설명하면 다음과 같다.Each of the driving circuits 1, 4, and 7 configured as described above generates high / low signals in response to each predetermined signal to generate the main cells 2, 5, 8, and repair cells 3, 6, 9) selected. This will be described in detail with reference to FIGS. 2 and 3 as follows.

제2도는 제1도에 따른 일실시예를 나타낸 회로도로서 퓨즈의 절단여부 및 소정신호(S1)에 따라 하이/로우를 발생하여 리페어셀(3)/메인셀(2)을 선택 구동시키는 트랜지스터(Q1A)(Q2A)(Q1∼Qn), 퓨즈(F1∼Fn), 인버터(10∼16)(18), 낸드게이트(17)로된 구동회로(1)로 구성되었다. 단 , n은 임의의 정수이다.FIG. 2 is a circuit diagram illustrating an embodiment according to FIG. 1 and generates a high / low signal according to whether a fuse is cut and a predetermined signal S 1 to selectively drive the repair cell 3 / main cell 2. (Q 1A ) (Q 2A ) (Q 1 -Q n ), fuses F 1 -F n , inverters 10-16, 18, and drive circuit 1 composed of NAND gates 17. . However, n is arbitrary integer.

이와 같이 구성된 종래 기술은 리페어 전 즉, 퓨즈(F)를 끓어주기 전에 선택신호(S1)가 하이로 되면 인버터(10)의 출력은 로우가 되며 신호(A1)에 따라 트랜지스터(Q1)가 온됨에 의해 낸드게이트( 16)상측 입력이 로우로 되므로 낸드게이트(16)의 입력이 로우와 하이로 되어 인버터(18)로는 로우가 출력되므로 리페어셀(3)이 선택되지 않고 인버터(16)의 하이출력으로 메인셀(2)이 선택되었다.In this prior art, it constructed as is a repair before That is, when a selection signal (S 1) before boiling the fuse (F) the high output of inverter 10 is a transistor (Q 1) in accordance with the low and the signal (A 1) Since the upper input of the NAND gate 16 becomes low by being turned on, the input of the NAND gate 16 becomes low and high, and a low is output to the inverter 18, so that the repair cell 3 is not selected and the inverter 16 is not selected. The main cell 2 was selected as the high output of.

상기에 반해서 리페어 후 즉, 퓨즈(F1)를 끊어준 후에 선택신호(S1)가 하이로 되면 상기와 같이 구동하여 인버터(16)는 로우 발생하고 퓨즈(F1)가 끊어진 상태이기 때문에 낸드게이트(17)의 두 입력은 하이로 되어 인버터(18)는 하이를 발생하므로 리페어셀(3)이 선택되면 메인셀(2)은 선택되지 않았다.On the contrary, if the selection signal S 1 becomes high after repair, that is, after the fuse F 1 is blown, the drive is driven as described above, and the inverter 16 is low and the fuse F 1 is blown. Since the two inputs of the gate 17 go high and the inverter 18 generates high, when the repair cell 3 is selected, the main cell 2 is not selected.

그러나 이와 같은 종래 기술은 제3도와 같이 임의의 구동회로(19)에 따른 임의의 메인셀(20) 및 리페어셀(21)에서 메인셀(20)에 불량셀이 2개 이상 발생하게 되면 리페어셀(21)이 하나만 있어스므로 리페어가 불가능하고 반대로 불량셀이 없으면 리페어셀(21)의 낭비가 발생하는 결점이 있었다.However, such a conventional technique is repaired when two or more defective cells occur in the main cell 20 in the main cell 20 and the repair cell 21 according to the arbitrary driving circuit 19 as shown in FIG. 3. Since there is only one (21), repair is impossible, and conversely, if there is no defective cell, there is a drawback that waste of the repair cell 21 occurs.

본 고안은 이와 같은 종래의 결점을 감안하여 안출한 것으로 메인셀 구동회로와 리페어셀 구동회로를 따라 구성하여 효율적인 리페어를 달성하는데 그 목적이 있다.The present invention has been made in view of the above-mentioned drawbacks, and has an object of achieving an efficient repair by configuring the main cell driving circuit and the repair cell driving circuit.

이하에서 이와 같은 목적을 달성하기 위한 본 고안의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings an embodiment of the present invention for achieving the above object.

제4도는 본 고안 반도체 메모리의 리페어를 나타낸 블럭도이고, 제5도는 제4도에 따른 메인셀구동을 나타낸 회로도이고, 제6도는 제4동에 따른 리페어셀 구동을 나타낸 회로도로서, 각 소정신호를 받아 하이/로우를 발생하는 다수의 메인셀 구동회로(30(32)(34) 및 하나의 리페어셀 구동회로(36)와, 상기 다수의 구동회로(30)(32)(34)(36)의 각 하이/로우에 따라 각 선택되는 다수의 메인셀(31)(33)(35) 및 하나의 리페어셀(37)로 구성된다.4 is a block diagram showing a repair of a semiconductor memory of the present invention, FIG. 5 is a circuit diagram showing a main cell driving according to FIG. 4, and FIG. 6 is a circuit diagram showing a repair cell driving according to FIG. A plurality of main cell driving circuits 30 (32, 34) and one repair cell driving circuit 36 generating high / low and receiving the plurality of driving circuits 30, 32, 34, 36 A plurality of main cells 31, 33, 35, and one repair cell 37 are selected according to each high / low of each.

여기서 메인셀 구동회로(30)(32)(34)는 제5도와 같이 선택신호(S2)입력단이 소오스에 정전압이 인가된 pMOS(Q1B)의 게이트와 인버터(38)에 연결되고, 상기 pMOS(Q1B)의 드레인은 퓨즈(F1A)를 통해 게이트에 신호(B1)가 인가되는 nMOS(Q1C)의 소오스에 연결되고, 소오스에 정전압(Vcc)이 인가된 pMOS(Q2B)의 드레인과 상기 pMOS(Q1B)의 드레인이 연결되어 이 접점은 인버터(39)를 통해 pMOS(Q2B)의 게이트와 메인셀 단에 연결 되며, 또한 상기 pMOS(Q2B)의 드레인 퓨즈(FnA)를 통해 게이트에 신호(Bn)가 인가되는 nMOS(Qnc)의 소오스에 연결되고, 상기 인버터(38)의 출력단은 nMOS(Q1C)와 nMOS(Qnc)의 드레인에 공통으로 연결되어 이루어져 각 퓨즈의 끊어짐 여부 및 각 소정신호에 따라 펄스신호를 발생하여 메인셀(31)(33)(35)을 구동시키도록 되어 있다. 그리고 리페어셀 구동회로(36)은 제6도와 같이 선택신호(S3)입력단이 소오스에 정전압이 인가된 pMOS(Q10)의 게이트와 인버터(40)에 연결되고, 상기 pMOS(Q1D)의 드레인은 퓨즈(F1B)를 통해 게이트에 신호(C1)가 인가되는 nMOS(Q1E)의 소오스에 연결되고, 소오스에 정전압(Vcc)이 인가된 pMOS(Q2D)의 드레인과 상기 pMOS(Q1D)이 드레인이 연결되어 이 접점은 낸드게이트(46)의 일 입력단자에 연결되고, 또한 상기 pMOS(Q2D)의 드레인은 퓨즈(FnB)를 통해 게이트에 신호(Cn)가 인가되는 n MOS(QnE)의 소오스에 연결되며, 상기 인버터(40)의, 출력단은 nMOS(Q1E)와 nMOS(QnE)의 드레인에 공통으로 연결되고, 인버터(40)의 출력단은 인버터(41)(42)(43)(44)(45)가 직렬 연결된 인버터군을 통해 이루어져 상기 낸드게이트(46)의 타입력단자에 연결되고, 상기 낸드게이트(46)의 출력단자는 상기 pMOS(Q2D)의 게이트에 연결됨과 동시에 인버터(47)를 통해 리페어셀에 연결되도록 이루어져 각 퓨즈의 끊어짐 여부 및 소정 신호에 따라 상기 다수의 메인셀 구동회로(30)(32)(34)의 발생신호와 반대의 펄스신호를 발생하여 리페어셀(37)을 구동시켜 메인셀(31)(33)(35)중 불량셀을 대체하도록 구성되어 있다.Wherein the main cell drive circuit (30, 32, 34) is connected to the gate and the inverter 38 of the selection as the fifth assist signal (S 2) pMOS (Q 1B) input a constant voltage to the source is applied, the The drain of the pMOS Q 1B is connected to the source of the nMOS Q 1C to which the signal B 1 is applied to the gate through the fuse F 1A , and the pMOS Q 2B to which the constant voltage Vcc is applied to the source. The drain of the pMOS (Q 1B ) is connected to this contact is connected to the gate of the pMOS (Q 2B ) and the main cell terminal through the inverter 39, and also the drain fuse (F 2 ) of the pMOS (Q 2B ) nA ) is connected to a source of nMOS Q nc to which a signal B n is applied to a gate, and an output terminal of the inverter 38 is commonly connected to a drain of nMOS Q 1C and nMOS Q nc . The main cells 31, 33 and 35 are driven by generating a pulse signal according to whether each fuse is blown or each predetermined signal. In the repair cell driving circuit 36, the selection signal S 3 input terminal is connected to the gate of the pMOS Q 10 , to which the constant voltage is applied to the source, and the inverter 40, as shown in FIG. 6, of the pMOS Q 1D . The drain is connected to the source of the nMOS Q 1E to which the signal C 1 is applied to the gate through the fuse F 1B , and the drain of the pMOS Q 2D to which the constant voltage Vcc is applied to the source and the pMOS ( Q 1D ) is connected to the drain, and this contact is connected to one input terminal of the NAND gate 46, and the drain of the pMOS Q 2D is applied to the gate through the fuse F nB to the signal C n . Is connected to a source of n MOS (Q nE ), the output of the inverter 40 is commonly connected to the drains of nMOS (Q 1E ) and nMOS (Q nE ), and the output of the inverter 40 is connected to the inverter ( 41, 42, 43, 44, and 45 are connected through a series of inverters connected in series and connected to a type force terminal of the NAND gate 46, and an output terminal of the NAND gate 46. Said pMOS (Q 2D) made so that through the inverter 47 at the same time connected to a gate connected to the repair cells to a number of main cells driving the 30 (32) 34 according to the broken and whether the predetermined signal of each fuse of It generates a pulse signal opposite to the generated signal of to drive the repair cell 37 to replace the defective cells of the main cells 31, 33, 35.

이와 같이 구성된 각 구동회로(30)(32)(34)(36)는 각 소정의 신호를 받아 하이/로우를 발생하여 각 메인셀(31)(33)(35) 및 하나의 리페어셀(37)을 선택한다.Each of the driving circuits 30, 32, 34, 36 configured as described above generates a high / low signal by receiving a predetermined signal to generate each main cell 31, 33, 35, and one repair cell 37. Select).

퓨즈의 절단여부 및 소정신호(S2)(S3)에 따라 하이/로우를 발생하여 메인셀(31)/리페어셀(37)을 선택 구동시키는 메인셀 구동회로(30) 및 리페어셀 구동회로(36)로 구성되며 상기 메인셀 구동회로(30)는 트랜지스터(Q1B)(Q2B)(Q1C∼QNC), 퓨즈(F1A∼FnA), 인버터(38)(39)로 구성되며 리페어셀 구동회로(36)는 트랜지스터(Q1D)(Q2D)(Q1E∼QnE), 퓨즈(F1B∼FnB), 인버터(40∼45)(47), 낸드게이트(46)로 구성된다.The main cell driving circuit 30 and the repair cell driving circuit which generate high / low according to whether the fuse is cut and the predetermined signal S 2 (S 3 ) to selectively drive the main cell 31 / repair cell 37. The main cell driving circuit 30 includes transistors Q 1B and Q 2B (Q 1C to Q NC ), fuses F 1A to F nA , and inverters 38 and 39. The repair cell driving circuit 36 includes transistors Q 1D (Q 2D ) (Q 1E to Q nE ), fuses F 1B to F nB , inverters 40 to 45, 47, and NAND gates 46. It consists of.

이와 같이 구성된 본 발명은 먼저 리페어 전 즉, 퓨즈(F1A)(F1B)를 끊어주기 전에 선택신호(S2)(S3)가 하이로 되면 인버터(38)는 로우를 출력하고 신호(B1)에 따라 트랜지스터(Q1C)는 온되므로 인버터(39)는 하이를 출력하여 메인셀(31)을 선택 구동시키며, 리페어셀 구동회로(36)의 인버터(40)도 로우를 발생하고 신호(C)에 따라 트랜지스터(Q1E)가 온되어 낸드게이트(46) 입력은 로우와 하이가 되므로 인버터(47)는 로우를 발생하게 되어 리페어셀(37)은 선택되지 않는다.According to the present invention configured as described above, when the selection signal S 2 (S 3 ) becomes high before the repair, that is, before the fuse F 1A (F 1B ) is blown, the inverter 38 outputs a low signal B. According to 1 ), since the transistor Q 1C is turned on, the inverter 39 outputs high to selectively drive the main cell 31, and the inverter 40 of the repair cell driving circuit 36 also generates a low signal. In accordance with C), the transistor Q 1E is turned on so that the NAND gate 46 input becomes low and high, so the inverter 47 generates a low and the repair cell 37 is not selected.

상기에 반해서 리페어 후 즉, 퓨즈(F1A)(F1B)를 끊어준 후 선택신호(S2)(S3)가 하이로 되는 경우 인버터(38)는 로우를 출력하며 퓨즈(F1A)가 끊어진 상태이므로 인버터(39)의 출력도 로우로 되므로 메인셀(31)은 선택되지 않고 리페어셀 구동회로(36)의 인버터(40)도 로우를 발생하며 퓨즈(F1B)가 끊어진 상태이므로 낸드게이트(46)의 입력은 모두 하이가 되어 인버터(47)는 하이를 발생하므로 리페어셀(37)을 선택 구동 시킨다.On the contrary, when the selection signal S 2 (S 3 ) becomes high after repair, that is, after the fuse F 1A (F 1B ) is cut off, the inverter 38 outputs a low value and the fuse F 1A Since the output of the inverter 39 is also low because it is a disconnected state, the main cell 31 is not selected, and the inverter 40 of the repair cell driving circuit 36 also generates a low state, and the fuse F 1B is blown. Since the inputs of 46 are all high and the inverter 47 generates high, the repair cell 37 is selectively driven.

이상에서 설명한 바와 같이 본 고안은 메인셀 구동회로(30)와 리페어셀 구동회로(36)를 따로 구성하므로 리페어셀(37)의 효율이 증가되는 효과가 있는 것이다.As described above, the present invention has the effect of increasing the efficiency of the repair cell 37 because the main cell driving circuit 30 and the repair cell driving circuit 36 are separately configured.

Claims (1)

선택신호(S2)입력단이 소오스에 정전압이 인가된 pMOS(Q1B)의 게이트와 인버터(38)에 연결되고, 상기 pMOS(Q1B)의 드레인은 퓨즈(F1A)를 통해 게이트에 신호(B1)가 인가되는 nMOS(Q1C)의 소오스에 연결되고, 소오스에 정전압(Vcc)이 인가된 pMOS(Q2B)의 드레인과 상기 pMOS(Q1B)의 드레인이 연결되어 이 접점은 인버터(39)를 통해 pMOS(Q2B)의 게이트와 메인셀 단에 연결 되며, 또한 상기 pMOS(Q2B)의 드레인 퓨즈(FnA)를 통해 게이트에 신호(Bn)가 인가되는 nMOS(Q|nc)의 소오스에 연결되고, 상기 인버터(38)의 출력단은 nMOS(Q1C)와 nMOS(Qnc)의 드레인에 공통으로 연결되어 이루어져 각 퓨즈의 끊어짐 여부 및 각 소정신호에 따라 펄스신호를 발생하여 메인셀(31)(33)(35)을 구동시키는 다수의 메인셀 구동회로(30)(32)(34)와 선택신호(S3)입력단이 소오스에 정전압이 인가된 pMOS(Q1D)의 게이트와 인버터(40)에 연결되고, 상기 pMOS(Q1D)의 드레인은 퓨즈(F1B)를 통해 게이트에 신호(C1)가 인가되는 nMOS(Q1E)의 소오스에 연결되고, 소오스에 정전압(Vcc)이 인가된 pMOS(Q2D)의 드레인과 상기 pMOS(Q1D)이 드레인이 연결되어 이 접점은 낸드게이트(46)의 일 입력단자에 연결되고, 또한 상기 pMOS(Q2D)의 드레인은 퓨즈(FnB)를 통해 게이트에 신호(Cn)가 인가되는 n MOS(QnE)의 소오스에 연결되며, 상기 인버터(40)의, 출력단은 nMOS(Q1E)와 nMOS(QnE)의 드레인에 공통으로 연결되고, 인버터(40)의 출력단은 인버터(41)(42)(43)(44)(45)가 직렬 연결된 인버터군을 통해 이루어져 상기 낸드게이트(46)의 타입력단자에 연결되고, 상기 낸드게이트(46)의 출력단자는 상기 pMOS(Q2D)의 게이트에 연결됨과 동시에 인버터(47)를 통해 리페어셀에 연결되도록 이루어져 각 퓨즈의 끊어짐 여부 및 소정 신호에 따라 상기 다수의 메인셀 구동회로(30)(32)(34)의 발생신호와 반대의 펄스신호를 발생하여 리페어셀(37)을 구동시켜 메인셀(31)(33)(35)중 불량셀을 대체하도록 하는 리페어셀 구동회로(36)를 구비하여 구성됨을 특징으로 하는 반도체 메모리의 리페어 장치.The input terminal of the selection signal S 2 is connected to the gate of the pMOS Q 1B and the inverter 38 to which a constant voltage is applied to the source, and the drain of the pMOS Q 1B is connected to the gate through the fuse F 1A . B 1 ) is connected to the source of nMOS (Q 1C ) to which it is applied, and the drain of pMOS (Q 2B ) to which the constant voltage Vcc is applied is connected to the drain of the pMOS (Q 1B ). 39) is connected to a gate and the main cell stage of pMOS (Q 2B) through, and wherein said pMOS (Q 2B) drain fuse (F nA) gate a signal (B n) is applied to nMOS (Q is through the | nc ) And the output terminal of the inverter 38 is commonly connected to the drain of nMOS (Q 1C ) and nMOS (Q nc ) to generate a pulse signal according to whether each fuse is blown and each predetermined signal. PM in which a plurality of main cell driving circuits 30, 32, 34 and a selection signal S 3 input terminal for driving the main cells 31, 33, 35 are applied to the source. The drain of the pMOS Q 1D is connected to the gate of the OS Q 1D and the source of the nMOS Q 1E to which the signal C 1 is applied to the gate through the fuse F 1B . And a drain of the pMOS Q 2D to which a constant voltage Vcc is applied to the source and a drain of the pMOS Q 1D , and the contact is connected to one input terminal of the NAND gate 46. The drain of (Q 2D ) is connected to the source of n MOS (Q nE ) through which a signal (C n ) is applied to the gate through a fuse (F nB ), and the output terminal of the inverter (40) is nMOS (Q 1E ). And nMOS (Q nE ) are commonly connected to the drain, and the output terminal of the inverter 40 is formed through the inverter group in which the inverters 41, 42, 43, 44, and 45 are connected in series. ) made up of to be connected to the other input terminal and, an output terminal of the NAND gate 46 is connected to the repair cell via the inverter 47 at the same time connected to the gate of the pMOS (Q 2D) According to whether the fuse is blown or a predetermined signal, a pulse signal opposite to that of the plurality of main cell driving circuits 30, 32, 34 is generated to drive the repair cell 37 to drive the main cell 31 ( 33) A repair apparatus for a semiconductor memory, comprising a repair cell driving circuit (36) for replacing defective cells in (35).
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