KR940005887B1 - Field effect transistor and fabricating method thereof - Google Patents

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KR940005887B1
KR940005887B1 KR1019910003241A KR910003241A KR940005887B1 KR 940005887 B1 KR940005887 B1 KR 940005887B1 KR 1019910003241 A KR1019910003241 A KR 1019910003241A KR 910003241 A KR910003241 A KR 910003241A KR 940005887 B1 KR940005887 B1 KR 940005887B1
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마고또 오이이
나쓰오 아시가
아쓰시 하찌스가
도모노리 오꾸다이라
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미쓰비시뎅끼 가부시끼가이샤
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Abstract

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Description

전계효과 트랜지스터 및 그 제조방법Field effect transistor and its manufacturing method

제 1 도는 본 발명의 한 실시예를 표시한 DRAM의 단면구조도.1 is a cross-sectional structure diagram of a DRAM showing one embodiment of the present invention.

제2a도 내지 제2h도는 제 1 도에 표시한 메모리셀부의 트랜스퍼게이트 트랜지스터와 주변회로부의 MOS 트랜지스터의 제조 프로세서를 설명하기 위한 단면구조도.2A to 2H are cross-sectional views for explaining the manufacturing process of the transfer gate transistor of the memory cell section and the MOS transistor of the peripheral circuit section shown in FIG.

제 3 도는 종래의 DRAM의 메모리셀부를 표시한 단면구조도.3 is a cross-sectional structure diagram showing a memory cell portion of a conventional DRAM.

제 4 도는 열확산법에 의하여 제 3 도에 표시한 캐패시터가 접속되는 소스·드레인 영역을 형성한 경우의 확산상태를 설명하기 위한 단면구조도.4 is a cross-sectional structure diagram for explaining a diffusion state in the case where the source and drain regions to which the capacitors shown in FIG. 3 are connected are formed by a thermal diffusion method.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : P형 실리콘기판 3 : 트랜스퍼게이트 트랜지스터1: P-type silicon substrate 3: Transfergate transistor

6a, 6b : 소스·드레인영역 4b, 4c, 4d, 4e : 게이트전극6a, 6b: source / drain regions 4b, 4c, 4d, and 4e: gate electrode

10 : 캐패시터 20a : 사이드 월10: capacitor 20a: sidewall

또한 각 도면중 동일부호는 동일 또는 상당부분을 표시한다.In addition, the same code | symbol in each figure represents the same or an equivalent part.

이 발명은 전계효과 트랜지스터에 관하고, 특히 DRAM에 적용되는 전계효과 트랜지스터 및 그 제조방법에 관한다. 종래 정보의 기억 및 기록을 행하는 장치로서 MOS트랜지스터를 사용한 DRAM이 알려져 있다. 제 3 도는 종래의 DRAM의 메모리셀부의 단면구조이다. 제 3 도를 참조하여 P형 실리콘기판(1) 표면에는 소자분리용의 두꺼운 필드산화막(2)이 형성되어 있다. 다시금, 필드산화막(2)에 의하여 둘러쌓인 P형 실리콘기판(1) 표면상에는 트랜스퍼게이트 트랜지스터(3) 및 캐패시터(10)가 형성되어 있다. 트랜스퍼게이트 트랜지스터(3)는 P형 실리콘기판(1) 표면상에 게이트산화막(5)을 사이에 두고 형성된 게이트전극(워드선)(4C)을 구비하고 있다. 게이트전극(4C)의 주위는 절연산화막(44)으로 덮여져 있다. 절연산화막(44)의 게이트전극(4C)의 측벽부는 사이드월구조를 가지는 사이드월(44a)이 형성되어 있다.The present invention relates to a field effect transistor, and more particularly, to a field effect transistor applied to a DRAM and a manufacturing method thereof. BACKGROUND ART A DRAM using a MOS transistor is known as a device for storing and recording conventional information. 3 is a cross-sectional structure of a memory cell portion of a conventional DRAM. Referring to FIG. 3, a thick field oxide film 2 for device isolation is formed on the surface of the P-type silicon substrate 1. Again, a transfer gate transistor 3 and a capacitor 10 are formed on the surface of the P-type silicon substrate 1 surrounded by the field oxide film 2. The transfer gate transistor 3 has a gate electrode (word line) 4C formed on the surface of the P-type silicon substrate 1 with the gate oxide film 5 interposed therebetween. The periphery of the gate electrode 4C is covered with the insulating oxide film 44. Sidewalls 44a having a sidewall structure are formed in the sidewall portion of the gate electrode 4C of the insulating oxide film 44.

또, P형 실리콘기판(1)중에는 게이트전극(4C)에 스스로 맞추는 위치관계로 저농도의 n-불순물영역(43a, 43b)이 형성되어 있다. 다시금 사이드월(44a)에 스스로 맞추는 위치관계로 고농도의 n+불순물영역(53a, 53b)이 형성되어 있다. 이 n-불순물영역(43a, 43b)과 n+불순물영역(53a, 53b)과에 의하여 소위 LDD(Lightly Doped Drain)가 형성되어 있다. 그리고 이 LDD구조의 불순물영역이 소소·드레인영역(6a, 6b)으로 된다. 또한, n-불순물영역(43a, 43b)과 n+불순물영역(53a, 53b)은 이온주입에 의하여 형성된다. 캐패시터(10)는 불순물을 도핑한 하부전극(11)과 실리콘질화막 또는 실리콘산화막 혹은 실리콘질화막과 실리콘산화막의 다층막등으로 이루어지는 유전체막(12)과 불순물을 도핑한 폴리실리콘으로 이루어지는 상부전극(13)과 적층구조를 가지고 있다. 캐패시터(10)는 하부전극(11)이 트랜스퍼게이트 트랜지스터(3)의 게이트전극(4C)의 상부에 형성되어 있다. 다시금 하부전극(11)의 일부는 트랜스퍼게이트 트랜지스터(3)의 한쪽의 소소·드레인영역(6a)에 접속되어 있다. 이와같이 캐패시터(10)의 일부가 트랜스퍼게이트 트랜지스터(3)의 상부에 형성된 구조를 가지는 것을 스택트캐패시터라고 칭한다. 다시금 이와같은 캐패시터를 포함하는 DRAM을 스택트타잎의 DRAM이라고 칭한다.Further, in the P-type silicon substrate 1, low concentration n − impurity regions 43a and 43b are formed in a positional relationship that is self-aligned with the gate electrode 4C. Again, a high concentration of n + impurity regions 53a and 53b is formed in a positional relationship that fits the sidewall 44a by itself. So-called LDD (Lightly Doped Drain) is formed by the n − impurity regions 43a and 43b and the n + impurity regions 53a and 53b. The impurity regions of the LDD structure are the source and drain regions 6a and 6b. In addition, n − impurity regions 43a and 43b and n + impurity regions 53a and 53b are formed by ion implantation. The capacitor 10 includes a lower electrode 11 doped with an impurity and a dielectric film 12 formed of a silicon nitride film or a silicon oxide film or a multilayer film of a silicon nitride film and a silicon oxide film, and an upper electrode 13 made of polysilicon doped with an impurity. And laminated structure. In the capacitor 10, the lower electrode 11 is formed on the gate electrode 4C of the transfer gate transistor 3. Again, part of the lower electrode 11 is connected to one source / drain region 6a of the transfer gate transistor 3. As described above, a part of the capacitor 10 having a structure formed on the transfer gate transistor 3 is called a stack capacitor. Again, DRAMs containing such capacitors are referred to as stacked tape DRAMs.

또, 소소·드레인영역(6a)에는 비트선(15)이 접속되어 있다. 다시금 필드산화막(2)상에는 게이트전극(4d)이 형성되어 있다. 이 메모리셀으로의 기록동작으로서는 비트선(15)에 인가된 데이타 신호에 상당하는 전압을 게이트전극(4c)에 전압을 인가하는 것에 의하여 트랜스퍼게이트 트랜지스터(3)를 ON시켜서 캐패시터(10)에 비트선(15)에 주어진 데이터에 상대하는 전하가 축적되어 있다. 역으로 캐패시터(10)에 축적된 데이터에 상당하는 전하를 판독하는 경우에는 게이트전극(4C)에 소정의 전압을 인가하여 트랜스퍼게이트 트랜지스터(3)를 ON시켜서 캐패시터(10)에 축적된 전하에 상당하는 전압을 비트선(15)으로 부터 판독하는 것이다. 상술한 바와같이 종래의 DRAM의 메모리셀부는 비트선(15)이 접속되는 소소·드레인영역(6b)과 캐패시터(10)가 접속되는 소소·드레인영역(6a)의 쌍방을 이온주입법에 의하여 형성하고 있다. 그러나, 이 이온주입법에서는 p형 실리콘기판(1)의 표면에 이온주입을 행할 즈음에 기판표면에 결정결함(結晶決陷)이 생긴다는 좋지않은 상태가 있다. 또 결정결함은 사이드월(44a)의 형성시에 에칭이나 하부전극(11)으로의 불순물도프에 의하여서도 생긴다. 기판표면에 결정결함이 생기면 캐패시터(10)에 축적되는 전하가 그 결정결함에 의하여 p형 실리콘기판(1)측에 리크하기 때문에 DRAM의 리플렐쉬특성이 열화한다는 문제점이 있었다.The bit line 15 is connected to the small and drain regions 6a. Again, a gate electrode 4d is formed on the field oxide film 2. In the write operation to the memory cell, the transfer gate transistor 3 is turned ON by applying a voltage corresponding to the data signal applied to the bit line 15 to the gate electrode 4c to turn the bit into the capacitor 10. Charges corresponding to the data given in the line 15 are accumulated. On the contrary, in the case where the charge corresponding to the data accumulated in the capacitor 10 is read out, a predetermined voltage is applied to the gate electrode 4C to turn on the transfer gate transistor 3 to correspond to the charge accumulated in the capacitor 10. The voltage to be read is read from the bit line 15. As described above, in the conventional DRAM memory cell, both the source and drain regions 6b to which the bit lines 15 are connected and the source and drain regions 6a to which the capacitor 10 are connected are formed by ion implantation. have. However, in this ion implantation method, there is an unfavorable condition that crystal defects occur on the surface of the substrate when ion implantation is performed on the surface of the p-type silicon substrate 1. Crystal defects also occur due to etching or impurity doping to the lower electrode 11 when the sidewalls 44a are formed. If crystal defects occur on the surface of the substrate, the charge accumulated in the capacitor 10 leaks to the p-type silicon substrate 1 side due to the crystal defects, which causes a problem in that the refresh characteristics of the DRAM deteriorate.

한편 비트선(15)이 접속되는 소소·드레인영역(6b)에서는 그 표면에 결정결함이 생겼다하여도 비트선(15)를 사이에 두고 외부로부터 전원공급이 있기 때문에 결정결함에 의한 영향은 적다. 그래서, 종래 캐패시터(10)의 하부전극(11)이 접속되는 소소·드레인영역(6a)을 이온주입법으로는 아니고 열확산법에 의하여 형성하는 것이 제안되고 있다. 이것들은 예를들면 특개소 64-80065호 공보에 개시되어 있다. 제 4 도는 제 3 도에 표시한 캐패시터가 접속되는 소소·드레인영역을 열확산법에 의하여 형성한 경우의 확산상태를 설명하기 위한 단면구조도이다.On the other hand, in the source and drain regions 6b to which the bit lines 15 are connected, even if crystal defects occur on the surface thereof, power is supplied from the outside with the bit lines 15 interposed therebetween, so the influence of the crystal defects is small. For this reason, conventionally, it has been proposed to form the source and drain regions 6a to which the lower electrodes 11 of the capacitor 10 are connected by thermal diffusion rather than ion implantation. These are disclosed, for example, in Japanese Patent Laid-Open No. 64-80065. 4 is a cross-sectional structural view for explaining the diffusion state in the case where the source and drain regions to which the capacitors shown in FIG. 3 are connected are formed by thermal diffusion method.

제 4 도를 참조하여 n-불순물영역(43a)은 이온주입에 의한 데미지가 적기 때문에 종래와 마찬가지로 이온주입법에 의하여 형성한다. 그후 불순물이 도프된 하부전극(11)을 열처리하는 것에 의하여 하부전극(11)에 포함되는 불순물을 P형 실리콘기판(1)중에 확산한다는 것이다. 그러나, 이 열확산을 사용하여 소소·드레인영역(6a)을 형성하는 방법으로는 결정결함을 소소·드레인영역(6a)내에 갇아가두기 위하여 소스·드레인영역을 깊게 할 필요가 있다. 그런데 이 열확산법에 의한 방법으로는 소소·드레인영역(6a)의 깊이를 깊게하는데 따라서 가로방향의 확산도 진행하고, 게이트전극(4c)의 아래까지 학산하고만다는 좋지않은 상황이 생긴다. 이와같은 경우에는 트랜스퍼게이트 트랜지스터(3)의 실효 채널길이가 짧게 되며, 소위 쇼트채널효과가 크게된다는 문제점이 생긴다. 이 대책으로서 게이트전극(4c)의 양측의 사이드월(44a)을 균일하게 두껍게 하는 방법도 생각되지만 LDD구조를 구성하는 n-불순물영역(43b)은 Pn접합의 접합영역을 완화하게 하는 것에 의하여 전계강도를 완화하여 핫캐기어의 생성을 억제하는 것이기 때문에 그 확산폭 및 불순물농도를 엄밀하게 제어하는 것이 요구된다.Referring to FIG. 4, since the n-impurity region 43a is less damaged by ion implantation, it is formed by the ion implantation method as in the prior art. The impurity contained in the lower electrode 11 is then diffused into the P-type silicon substrate 1 by heat-treating the lower electrode 11 doped with impurities. However, in the method of forming the source and drain regions 6a using this thermal diffusion, it is necessary to deepen the source and drain regions in order to trap crystal defects in the source and drain regions 6a. However, in this thermal diffusion method, as the depth of the source and drain regions 6a is deepened, the diffusion in the horizontal direction also proceeds, leading to an unfavorable situation of studying below the gate electrode 4c. In such a case, the effective channel length of the transfer gate transistor 3 is shortened, and the so-called short channel effect is increased. As a countermeasure, a method of uniformly thickening the sidewalls 44a on both sides of the gate electrode 4c is conceivable, but the n-impurity region 43b constituting the LDD structure is made to relax the junction region of the Pn junction. Since the strength is alleviated to suppress the production of hotgauge, it is required to strictly control the diffusion width and the impurity concentration.

따라서 그 n-불순물영역(43d)의 확산폭을 스스로 꼭맞추게 제어하는 요소로 되는 사이드월(44a)의 폭도 엄밀하게 제어할 필요가 있다. 그 결과 사이드월(44a)의 폭을 단순하게 넓게 하는 것을 알 수 없는 것이다. 즉, 종래에서는 기판표면의 결정결함을 저감하기 위하여 열확산법을 채용하면 쇼트패널효과가 크게되고 만다는 문제점이 있으며 쇼트채널효과를 유효하게 방지하면서 기판표면의 결정결함을 저감하는 것은 곤란하였다.Therefore, it is also necessary to strictly control the width of the sidewall 44a, which is an element that controls the diffusion width of the n-impurity region 43d to fit itself. As a result, it is not known that the width of the side wall 44a is simply widened. That is, conventionally, when the thermal diffusion method is adopted to reduce the crystal defects on the surface of the substrate, there is a problem that the short panel effect becomes large, and it is difficult to reduce the crystal defects on the substrate surface while effectively preventing the short channel effect.

이 발명은 상기와 같은 과제를 해결하기 위하여 이루어진 것이며 기판표면의 결정결함을 유효하게 저감하는 것과 아울러 쇼트채널효과도 유효하게 방지하는 것이 가능한 전계효과 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.This invention is made | formed in order to solve the above subjects, and an object of this invention is to provide the field effect transistor which can effectively reduce the crystal defect of the surface of a board | substrate, and also can effectively prevent a short channel effect, and its manufacturing method.

제 1 청구항에 있어서의 발명에서는 반도체기판의 표면에 형성되어 그 일단이 채널영역의 일단과 접하는 제 1 의 불순물영역과 반도체기판의 표면에 형성되고, 그 일단이 채널영역의 다른끝에 접하여 그 최대깊이가 제 1 의 불순물영역의 최대깊이보다 깊게 형성된 제 2 의 불순물영역과, 반도체기판의 채널영역상에 게이트절연막을 사이에 두고 형성된 게이트전극과, 게이트전극의 제 1 의 불순물영역측의 측벽에 형성된 제 1 의 측벽절연막과 제 1 의 측벽절연막의 측면에 접하는 것과 아울러 제 1 의 불순물영역에 전기적으로 접속되어 소정전위가 인가되는 제 1 의 도전층과 게이트전극의 제 2 의 불순물영역측의 측벽에 형성되고 제 1 의 측벽절연막의 폭보다 넓은 제 2 의 측벽절연막과 제 2 의 측벽절연막의 측면에 접하는 것과 아울러 제 2 의 불순물영역에 전기적으로 접속되는 제 2 의 도전층과를 포함한다.In the invention of claim 1, the first impurity region is formed on the surface of the semiconductor substrate and its one end is formed on the surface of the semiconductor substrate and the first impurity region is in contact with the other end of the channel region. Is formed on the sidewalls of the second impurity region formed deeper than the maximum depth of the first impurity region, the gate electrode formed on the channel region of the semiconductor substrate with the gate insulating film interposed therebetween, and the first impurity region side of the gate electrode. On the sidewalls of the first conductive layer and the second impurity region side of the gate electrode which are in contact with the sidewalls of the first sidewall insulating film and the first sidewall insulating film and electrically connected to the first impurity region and to which a predetermined potential is applied. A second impurity layer formed in contact with the side surfaces of the second sidewall insulating film and the second sidewall insulating film which are formed and wider than the width of the first sidewall insulating film. And a second conductive layer electrically connected to the station.

제 2 청구항에 있어서의 발명은 반도체기판상에 절연막을 사이에 두고 게이트전극을 형성하는 스텝과 반도체기판상 및 게이트전극상에 제 1 의 절연막을 형성하고 에칭하는 것에 의하여 게이트전극의 측벽부에 제 1 의 측벽절연막을 형성하는 스텝과, 제 1 의 측벽절연막을 마스크로 하여 불순물을 이온주입하는 것에 의하여 제 1 의 불순물영역을 형성하는 스텝과 제 1 의 불순물영역 및 제 1 의 측벽절연막상에 제 1 의 도전층 및 제 2 의 절연막을 형성하여 소정형상으로 패터닝하는 스텝과 반도체기판의 전면에 제 3 의 절연막을 형성하여 이 반성에칭을 행하는 것에 의하여 제 1 의 도전층의 측벽부 및 제 1 의 측별절연막의 측벽부에 제 2 의 측벽절연막을 형성하는 스텝과, 제 2 의 측별절연막상 및 게이트전극의 제 2 의 측벽절연막이 형성되는 측의 반도체기판상에 불순물이 도입된 제 2 의 도전층을 형성하는 스텝과 열처리를 시행하여 제 2 의 도전층에 도입된 불순물을 반도체기판중에 확산시켜서 제 2 의 불순물영역을 형성하는 스텝과를 포함한다.The invention according to claim 2 further comprises the steps of forming a gate electrode with an insulating film therebetween on the semiconductor substrate, and forming and etching a first insulating film on the semiconductor substrate and the gate electrode, thereby providing a gate electrode. A step of forming a first sidewall insulating film, a step of forming a first impurity region by ion implantation of impurities using the first sidewall insulating film as a mask, and a first sidewall insulating film on the first impurity region and the first sidewall insulating film Forming the first conductive layer and the second insulating film and patterning them into a predetermined shape; and forming a third insulating film on the entire surface of the semiconductor substrate and performing this semi-etching so as to perform side reflection and the first sidewall of the first conductive layer. A step of forming a second sidewall insulating film on the sidewall portion of the side insulating film, and a peninsula on the side where the second side insulating film and the second sidewall insulating film of the gate electrode are formed; And forming a second impurity region in which the impurity introduced into the second conductive layer is diffused into the semiconductor substrate by performing heat treatment to form a second impurity region on the body substrate.

제 1 청구항에 관한 발명에서는 반도체기판의 표면에 그 한끝이 채널영역의 한끝과 접하는 제 1 의 불순물영역이 형성되어, 반도체기판의 표면에 그 한끝이 채널영역의 다른끝에 접하여 그 최대깊이가 제 1 의 불순물영역의 최대깊이보다 깊게 형성된 제 2 의 불순물영역이 형성되고, 반도체기판의 채널영역상에 게이트절연막을 사이에 두고 게이트전극이 형성되고, 게이트전극의 제 1 의 불순물영역측의 측벽에 제 1 의 측별절연막이 형성되고, 제 1 의 측벽절연막의 측면에 접하는 것과 아울러 제 1 의 불순물영역에 전기적으로 접속되도록 소정전위가 인가되는 제 1 의 도전층이 형성되고 게이트전극의 제 2 의 불순물영역측의 측벽에 제 1 의 측별절연막의 폭보다 넓은 제 2 의 측벽절연막이 형성되고, 제 2 의 측벽절연막의 측면에 접하는 것과 아울러 제 2 의 불순물영역에 전기적으로 접속되도록 제 2 의 도전층이 형성되므로 제 2 의 도전층과 제 2 의 불순물영역과의 접합영역에 생기는 결정결함이 제 2 의 불순물영역에 의하여 유효하게 덮혀진다.In the invention according to the first claim, a first impurity region is formed on the surface of the semiconductor substrate, the one end of which is in contact with one end of the channel region, and one end thereof is in contact with the other end of the channel region on the surface of the semiconductor substrate, and the maximum depth thereof is the first. A second impurity region formed deeper than the maximum depth of the impurity region of the semiconductor substrate is formed, and a gate electrode is formed on the channel region of the semiconductor substrate with a gate insulating film interposed therebetween, and a second impurity region is formed on the sidewall of the first impurity region side of the gate electrode. A first side insulating film is formed, and a first conductive layer is formed in contact with the side surface of the first sidewall insulating film and to which a predetermined potential is applied so as to be electrically connected to the first impurity region, and a second impurity region of the gate electrode. A second sidewall insulating film which is wider than the width of the first side insulating film is formed on the sidewall of the side, and in contact with the side surface of the second sidewall insulating film, Since the second conductive layer is formed to be electrically connected to the second impurity region, crystal defects occurring in the junction region between the second conductive layer and the second impurity region are effectively covered by the second impurity region.

제 2 청구항에 관한 발명에서는 반도체기판상에 절연막을 사이에 두고 게이트전극이 형성되고, 반도체기판상 및 전극상에 제 1 의 절연막이 형성되어서 에칭되는 것에 의하여 게이트전극의 측벽부에 제 1 의 측벽절연막이 형성되고, 제 1 의 측벽절연막을 마스크로 하여 불순물이 이온주입되는 것에 의하여 제 1 의 불순물영역이 형성되고 제 1 의 불순물영역 및 제 1 의 측벽절연막상에 제 1 의 도전층 및 제 2 의 절연막이 형성되어서 소정형상으로 패터닝되어 반도체기판의 전면에 제 3 의 절연막이 형성되어서 이방성에칭되는 것에 의하여 제 1 의 도전층의 측벽부 및 제 1 의 측벽절연막의 측벽부에 제 2 의 측벽절연막이 형성되고 제 2 의 측벽절연막상 및 게이트전극의 제 2 의 측벽절연막이 형성되는 측의 반도체기판상에 불순물이 도입된 제 2 의 도전층이 형성되고, 열처리가 시행되어서 제 2 의 도전층에 도입된 불순물이 반도체기판중에 확산되어서 제 2 의 불순물영역이 형성되므로 제 2 의 측벽절연막에 의하여 제 2 의 도전층에 도입된 불순물이 가로방향으로 확산하여 게이트전극 아래로 확산하는 것이 억제된다.In the invention according to the second claim, a gate electrode is formed on the semiconductor substrate with an insulating film interposed therebetween, and a first insulating film is formed on the semiconductor substrate and on the electrode to be etched to form a first sidewall. An insulating film is formed, and a first impurity region is formed by ion implantation of impurities using the first sidewall insulating film as a mask, and the first conductive layer and the second conductive layer are formed on the first impurity region and the first sidewall insulating film. A second sidewall insulating film is formed by forming an insulating film of the first conductive layer and an anisotropic etching by forming an insulating film of the first conductive layer and anisotropic etching by forming a third insulating film on the entire surface of the semiconductor substrate. Is formed and a second conductive layer having impurities introduced on the semiconductor substrate on the side where the second sidewall insulating film is formed and the second sidewall insulating film of the gate electrode is formed. And impurity introduced into the second conductive layer is diffused in the semiconductor substrate to form a second impurity region, so that the impurity introduced into the second conductive layer by the second sidewall insulating film is transversely formed. Diffusion into the gate electrode is suppressed.

[발명의 실시예][Examples of the Invention]

아래에, 이 발명의 실시예를 도면에 의하여 상세하게 설명한다. 제 1 도는 본 발명의 한 실시예를 표시한 DRAM의 단면구조도이다. 제 1 도를 참조하여 DRAM은 메모리셀어레이부(101)와 주변회로부(102)로 구성되어 있다. 메모리셀어레이부(10)는 트랜스퍼게이트 트랜지스터(3)와 캐패시터(10)로 구성되어 있다. 트랜스퍼게이트 트랜지스터(3)는 P형 실리콘기판(1) 표면에 형성된 한쌍의 소소·드레인영역(6a, 6b)과 소소·드레인영역(6a, 6b)의 사이에 위치하는 p형 실리콘기판(1)의 표면상에 게이트절연막(5)을 사이에 두고 각각 형성된 게이트전극(4b, 4c)를 구비한다. 게이트전극(4b, 4c)을 절연산화막(20) 및 사이드월(20a, 20b)로 덮여져 있다. 캐패시터(10)는 하부전극(스토레이지노드)(11)과 유전체층(12)과 상부전극(셀플레이트)(13)과의 적층구조로 구성된다. 하부전극(11)은 필드산화막(2)에 인접하여 형성된 소스·드레인영역(6a)에 접속된 베이스부분(11a)과 이 베이스부분(11a)의 최외부(最外

Figure kpo00001
)에 따라서 연직방향으로 뻗어서 형성된 입벽부분(11b)의 2개의 부분으로 이루어진다. 하부전극(11)의 입벽부분(11b)은 내외측면의 양쪽 공히 용량부분을 구성하게 되므로 미세화된 경우에 일정용량을 확보하는데에 유효한 것이다. 트랜스퍼게이트 트랜지스터(3)의 한쪽측의 소소·드레인영역(6b)에는 비트선(15)이 접속되어 있다.EMBODIMENT OF THE INVENTION Below, the Example of this invention is described in detail by drawing. 1 is a cross-sectional structure diagram of a DRAM showing one embodiment of the present invention. Referring to FIG. 1, a DRAM includes a memory cell array unit 101 and a peripheral circuit unit 102. The memory cell array unit 10 is composed of a transfer gate transistor 3 and a capacitor 10. The transfer gate transistor 3 is a p-type silicon substrate 1 positioned between a pair of source and drain regions 6a and 6b and the source and drain regions 6a and 6b formed on the surface of the P-type silicon substrate 1. Gate electrodes 4b and 4c formed on the surface of each other with the gate insulating film 5 interposed therebetween. The gate electrodes 4b and 4c are covered with the insulating oxide film 20 and the sidewalls 20a and 20b. The capacitor 10 has a stacked structure of a lower electrode (storage node) 11, a dielectric layer 12, and an upper electrode (cell plate) 13. The lower electrode 11 includes a base portion 11a connected to the source / drain region 6a formed adjacent to the field oxide film 2 and an outermost portion of the base portion 11a.
Figure kpo00001
It consists of two parts of the mouth wall part 11b extended in the perpendicular direction along (). Since the mouth wall portion 11b of the lower electrode 11 constitutes a capacitive portion on both the inner and outer sides, it is effective for securing a predetermined capacity when it is miniaturized. The bit line 15 is connected to the source and drain regions 6b on one side of the transfer gate transistor 3.

또, 필드산화막(2)상에는 게이트전극(4d, 4e)이 형성되어 있으며, 그 게이트전극(4d, 4c)을 덮으도록 절연산화막(20)이 형성되어 있다. 상부전극(13)상에는 층간절연층(22)이 형성되어 있으며 층간절연층(22)상에는 게이트전극(4b, 4c, 4d, 4e)에 대응하는 위치에 배선층(18)이 각각 형성되어 있다. 배선층(18)을 덮으도록 보호막(23)이 형성되어 있다. 한편, 주변회로부(102)에는 같은 도전형의 MOS트랜지스터(30)가 형성되어 있다. 즉, P형 실리콘기판(1)상에 소스·드레인영역(33a, 33b)이 MOS트랜지스터(30)에 대응한 수만큼 형성되어 있으며 그것들의 MOS트랜지스터는 필드산화막(2)에 의하여 각각 분리되어 있다. 소스·드레인영역(33a)에는 배선층(16)이 접속되어 있으며 소스·드레인영역(33b)에는 배선층(17)이 형성되어 있다. 그래서 배선층(16 및 17)상에는 각각 컨택트플러그(19)를 사이에 두고 배선층(18)이 형성되어 있다. 또, 한쌍의 소스·드레인영역(33a, 33b)의 사이에는 게이트산화막(32)을 사이에 두고 게이트전극(31)이 형성되어 있다. 게이트전극(31)을 덮으도록 절연산화막(20) 및 사이드월(20a, 20b)이 형성되어 있다. 배선층(16)과 배선층(17)이 겹치는 부분에는 절연산화막(21)이 개재되어 있다. 본 실시예에서는 DRAM을 이와같은 구조로 하였으나, 종래구조에 비하여 본 실시예가 특징으로 하는 것은 사이드월(20a) 및 소스·드레인영역(6a)이다.Gate electrodes 4d and 4e are formed on the field oxide film 2, and an insulating oxide film 20 is formed to cover the gate electrodes 4d and 4c. The interlayer insulating layer 22 is formed on the upper electrode 13, and the wiring layer 18 is formed on the interlayer insulating layer 22 at positions corresponding to the gate electrodes 4b, 4c, 4d, and 4e, respectively. The protective film 23 is formed to cover the wiring layer 18. On the other hand, the peripheral circuit portion 102 is formed with the same conductive MOS transistor 30. That is, the source and drain regions 33a and 33b are formed on the P-type silicon substrate 1 by the number corresponding to the MOS transistors 30, and these MOS transistors are separated by the field oxide film 2, respectively. . The wiring layer 16 is connected to the source / drain region 33a, and the wiring layer 17 is formed in the source / drain region 33b. Thus, the wiring layer 18 is formed on the wiring layers 16 and 17 with the contact plugs 19 interposed therebetween. A gate electrode 31 is formed between the pair of source / drain regions 33a and 33b with the gate oxide film 32 interposed therebetween. An insulating oxide film 20 and sidewalls 20a and 20b are formed to cover the gate electrode 31. An insulating oxide film 21 is interposed between the wiring layer 16 and the wiring layer 17. In this embodiment, the DRAM has such a structure, but the side wall 20a and the source / drain region 6a are characterized by this embodiment as compared with the conventional structure.

즉, 사이드월(20a)의 폭은 비트선(15)이 접속되는 쪽의 사이드월(20b)의 폭보다 넓게 형성되어 있으며, 소스·드레인영역(6a)은 소소·드레인영역(6b)보다 깊게 형성되어 있다. 이와같이 구성하는 것에 의하여 캐패시터(10)의 하부전극(11)과 소스·드레인영역(6a)과의 접합영역에 생기는 결정결함이 소스·드레인영역(6a)내에 수용되며, 결정결함에 의한 악영향을 저감할 수가 있다.That is, the width of the sidewall 20a is formed wider than the width of the sidewall 20b on the side to which the bit line 15 is connected, and the source / drain region 6a is deeper than the source / drain region 6b. Formed. With this arrangement, crystal defects occurring in the junction region between the lower electrode 11 of the capacitor 10 and the source / drain region 6a are accommodated in the source / drain region 6a, thereby reducing the adverse effect of the crystal defects. You can do it.

제2a도 내지 제2h도는 제 1 도에 표시한 메모리셀어레이부의 트랜스퍼게이트 트랜지스터와 주변회로부의 MOS트랜지스터의 제조 프로세스를 설명하기 위한 단면구조도이다. 제2a도 내지 제2h도를 참조하여 다음에 제조 프로세스에 관하여 설명한다. 우선, 제2a도에 표시하는 바와같이 P형 실리콘기판(1)상에 SiO2로 이루어지는 산화막(41)을 형성한다. 산화막(41)상에 게이트전극(4C, 31)으로 이루는 폴리실리콘층을 형성하고, SiO로 이루어지는 산화막(41)을 형성한다. 제2b도에 표시하는 바와같이 As(비소) 또는 P(인)을 이온주입하는 것에 의하여 예를들면 1×1013~3×1014/㎠의 농도를 가지는 n-불순물영역(43)을 형성한다. 제2c도에 표시하는 바와같이 전면에 SiO2로 이루어진느 산화막을 형성하여 이방성에칭을 행하는 것에 의하여 사이드월(20b) 및 절연산화막(20)을 형성한다. 제2d도에 표시하는 바와같이 후술하는 메모리셀의 캐패시터가 접속되는 n-불순물영역(43) 및 게이트전극(4C)상에 레지스트(45)를 형성한다. 레지스트(45)를 마스크로 하여 As를 이온주입하는 것에 의하여 예를들면 1×1015~6×1015/㎠의 불순물농도를 가지는 n+불순물영역(44)을 형성한다. 제2e도에 표시하는 바와같이 상기 n-불순물영역(43) 및 n+불순물영역(44)에 의하여 소스·드레인영역(6b, 33a, 33b)이 형성된다. 소스·드레인영역(6b, 33a, 33b)상에 형성된 산화막을 RIE를 사용하여 제거한다. 전면에 폴리실리콘층 및 SiO2로 이루어지는 절연산화막(21)을 형성한후, 소정형상에 패터닝하여 소스드레인영역(6b)상에 비트선(15) 및 절연산화막(21)을 형성하고, 소스드레인영역(33a)상에 배선층(16) 및 절연산화막(21)을 형성한다. 또한 비트선(15) 및 배선층(16)에는 As의 이온주입이 행하여지고 있다.2A to 2H are cross-sectional structural diagrams for explaining the manufacturing process of the transfer gate transistor of the memory cell array portion and the MOS transistor of the peripheral circuit portion shown in FIG. Next, the manufacturing process will be described with reference to FIGS. 2A to 2H. First, as shown in FIG. 2A, an oxide film 41 made of SiO 2 is formed on the P-type silicon substrate 1. On the oxide film 41, a polysilicon layer made of the gate electrodes 4C and 31 is formed, and an oxide film 41 made of SiO is formed. As shown in FIG. 2B, an n-impurity region 43 having a concentration of, for example, 1 × 10 13 to 3 × 10 14 / cm 2 is formed by ion implantation of As (arsenic) or P (phosphorus). do. As shown in FIG. 2C, the sidewall 20b and the insulating oxide film 20 are formed by forming an oxide film made of SiO 2 on the entire surface and performing anisotropic etching. As shown in FIG. 2D, a resist 45 is formed on the n-impurity region 43 and the gate electrode 4C to which the capacitor of the memory cell described later is connected. By ion implantation of As using the resist 45 as a mask, an n + impurity region 44 having an impurity concentration of, for example, 1 × 10 15 to 6 × 10 15 / cm 2 is formed. As shown in FIG. 2E, the source-drain regions 6b, 33a, 33b are formed by the n-impurity region 43 and the n + impurity region 44. As shown in FIG. The oxide films formed on the source / drain regions 6b, 33a, 33b are removed using RIE. After forming an insulating oxide film 21 composed of a polysilicon layer and SiO 2 on the entire surface, it is patterned into a predetermined shape to form a bit line 15 and an insulating oxide film 21 on the source drain region 6b, and then source drain. The wiring layer 16 and the insulating oxide film 21 are formed on the region 33a. In addition, ion implantation of As is performed in the bit line 15 and the wiring layer 16.

다음에 제2f도에 표시하는 바와같이 전면에 SiO2로 이루어지는 산화막을 형성하고 이방성에칭을 행하는 것에 의하여 비트선(15) 배선층(16)의 측벽부 및 게이트전극(4C, 31)의 측벽부에 사이드월(21a, 20a)을 형성한다. 이것에 의하여 게이트전극(4C, 31)의 양측의 측벽부에 사이드월(21a, 20b)은 사이드월(20a)이 사이드월(20b)보다 폭이 넓게 형성된 모양으로 된다. 이후, 제2g도에 표시하는 바와같이 n-불순물영역(43) 및 소스·드레인영역(33b)상에 폴리실리콘층에 P(인)를 주입하면서 형성한 캐패시터의 하부전극을 구성하는 베이스부분(11a) 및 배선층(17)을 각각 형성한다. 다음에 제2H도에 표시하는 바와같이 베이스부분(11a)이 접속된 n-불순물영역(43)(제2g도 참조)에 베이스부분(11a)에 도입된 P(인)를 열확산법을 사용하여 확산시킨다. 이 열확산의 조건으로서는 예를들면 850℃에서 5시간이내라는 조건이 고려되어진다. 이것에 의하여 소스·드레인영역(6a)이 형성된다.Next, as shown in FIG. 2f, an oxide film made of SiO 2 is formed on the entire surface and anisotropic etching is performed to form sidewall portions of the bit line 15 wiring layer 16 and sidewall portions of the gate electrodes 4C and 31. Side walls 21a and 20a are formed. As a result, the sidewalls 21a and 20b have sidewalls 20a wider than the sidewalls 20b in the sidewall portions on both sides of the gate electrodes 4C and 31. Subsequently, as shown in FIG. 2G, the base portion constituting the lower electrode of the capacitor formed by injecting P (phosphorus) into the polysilicon layer on the n-impurity region 43 and the source / drain region 33b ( 11a) and wiring layer 17 are formed, respectively. Next, as shown in FIG. 2H, P (phosphorus) introduced into the base portion 11a to the n-impurity region 43 (see also FIG. 2g) to which the base portion 11a is connected is thermally diffused. Spread. As a condition of this thermal diffusion, for example, a condition of 5 hours or less at 850 ° C is considered. As a result, the source and drain regions 6a are formed.

여기서 우선 본 실시예에 의하여 형성된 사이드월(20a, 20b)의 폭(S1, S2)을 비교하면 S1는 예를들면 1000Å로 형성되고 S2는 1500~2000Å로 이루어지도록 형성된다. 이와같이 사이드월(20a)의 폭을 두껍게하는 것에 의하여 베이스부분(11a)에 도입된 인이 열확산에 의하여 확산하는 경우에 그 확산깊이를 깊게하였다하여도 n-불순물영역(43)을 넘어서 확산이 진행하는일 없이 게이트전극(4c)아래에 소스·드레인영역(6a)이 형성되는 일도 없다.Here, when comparing the width (S 1 , S 2 ) of the side walls (20a, 20b) formed by the present embodiment, S 1 is formed to be 1000 Å, for example, S 2 is formed to be 1500 ~ 2000 Å. By increasing the width of the sidewalls 20a in this way, even if the phosphorus introduced into the base portion 11a diffuses by thermal diffusion, the diffusion depth is deepened even beyond the n-impurity region 43. The source / drain regions 6a are not formed under the gate electrode 4c without any problems.

따라서 종래 문제로 되고 있던 캐패시터의 하부전극을 구성하는 베이스부분(11a)이 접속되는 소소·드레인영역(6a)을 열확산에 의하여 깊게 형성한 경우에 실효 채널길이가 짧게 된다는 좋지않은 상태는 없고 쇼트채널효과를 유효하게 방지할 수가 있다. 그 결과 종래 곤란하였던 캐패시터와 캐패시터가 접속되는 불순물영역과의 접합영역에 있어서의 결정결함을 유효하게 방지하면서 또한 쇼트채널효과를 유효하게 방지할 수 있게 되었다. 또한 소스드레인영역(6a)의 확산깊이(X2)는 예를들면 1500~2000Å로 형성되어 있으며 소소·드레인영역(6b)의 확산깊이는 예를들면 1000Å로 형성되어 있다.Therefore, there is no unfavorable condition that the effective channel length becomes short when the source / drain region 6a to which the base portion 11a constituting the lower electrode of the capacitor, which is a conventional problem, is deeply formed by thermal diffusion is short. The effect can be effectively prevented. As a result, it is possible to effectively prevent crystal defects in the junction region between the capacitor and the impurity region to which the capacitor is connected, and to effectively prevent the short channel effect. The diffusion depth X 2 of the source drain region 6a is, for example, 1500 to 2000 microns, and the diffusion depth of the source and drain regions 6b is, for example, 1000 microns.

또, 본 실시예에서는 소소·드레인영역(6a 및 6b)의 양쪽을 LDD구조로 하였으나, 본 발명은 이것에 한정하지 않고 소소·드레인영역(6b)은 LDD구조로 하지 않고 소소·드레인영역(6a)만 LDD구조를가지는 것일지라도 좋다. 이와같이 하여서 사이드월 및 열확산층을 형성한후, 수공정의 프로세스를 거쳐서 제 1 도에 표시한 DRAM이 형성된다. 여기서 본 실시예의 DRAM에서는 사이드월(20a)의 두께를 두껍게 하는것 및 캐패시터(10)가 접속되는 소소·드레인영역(6a)을 열확산법에 의하여 깊게 형성하는 것에 의하여 캐패시터(10)와 소소·드레인영역(6a)과의 접합영역에 생기는 결정결함을 유효하게 저감할 수 있는 것과 아울러 다시금 트랜스퍼게이트 트랜지스터(3)의 쇼트채널효과를 유효하게 방지할 수 있다. 이 결과, 캐패시터(10)에 축적된 전하의 리크를 유효하게 방지할 수 있고, 리플레쉬 특성을 향상할 수 있는 것과 아울러 트랜스퍼게이트 트랜지스터(3)의 트랜지스터 특성을 향상시킬 수가 있다.In the present embodiment, both the source and drain regions 6a and 6b have an LDD structure, but the present invention is not limited thereto, and the source and drain regions 6b do not have an LDD structure and the source and drain regions 6a do not have an LDD structure. ) May only have an LDD structure. After the sidewalls and the thermal diffusion layers are formed in this manner, the DRAM shown in FIG. 1 is formed through a manual process. In the DRAM of this embodiment, the capacitor 10 and the source and drain regions are formed by increasing the thickness of the sidewalls 20a and forming the source and drain regions 6a to which the capacitors 10 are connected by the thermal diffusion method. The crystal defects occurring in the junction region with (6a) can be effectively reduced, and the short channel effect of the transfer gate transistor 3 can be effectively prevented again. As a result, leakage of the charge accumulated in the capacitor 10 can be effectively prevented, the refresh characteristics can be improved, and the transistor characteristics of the transfer gate transistor 3 can be improved.

제 1 청구항에 관한 발명에서는 반도체기판의 표면에 그 한끝이 채널영역의 한끝과 접하는 제 1 의 불순물영역을 형성하고 반도체기판의 표면에 그 한끝이 채널영역의 다른끝에 접하고 그 최대길이가 제 1 의 불순물영역의 최대길이보다 길게 형성된 제 1 의 불순물영역을 형성하고, 반도체기판의 채널영역상에 게이트절연막을 사이에 두고 게이트전극을 형성하고 게이트전극의 제 1 의 불순물영역측의 측벽에 제 1 의 측벽절연막을 형성하고 제 1 의 측벽절연막의 측면에 접하는 것과 아울러 제 1 의 불순물영역에 전기적으로 접속되도록 소정전위가 인가되는 제 1 의 도전층을 형성하고 게이트전극의 제 2 의 불순물영역측의 측벽에 제 1 의 측벽절연막의 폭보다 넓은 제 2 의 측벽절연막을 형성하고, 제 2 의 측벽절연막의 측면에 접하는 것과 아울러 제 2 의 불순물영역에 전기적으로 접속되도록 제 2 의 도전층을 형성하는 것에 의하여 제 2 의 도전층과 제 2 의 불순물영역과의 접합영역과의 접합영역에 생기는 결정결함이 제 2 의 불순물영역에 의하여 유효하게 덮혀지도록 기판표면의 결정결함을 유효하게 저감할 수가 있다.In the invention according to the first claim, a first impurity region is formed on the surface of the semiconductor substrate in contact with one end of the channel region, and one end thereof is in contact with the other end of the channel region on the surface of the semiconductor substrate, and the maximum length thereof is the first. A first impurity region formed longer than the maximum length of the impurity region is formed, a gate electrode is formed over the channel region of the semiconductor substrate with a gate insulating film interposed therebetween, and a first impurity region is formed on the sidewall of the first impurity region side of the gate electrode. Forming a sidewall insulating film and forming a first conductive layer to be in contact with the side surface of the first sidewall insulating film and to be electrically connected to the first impurity region, and to a sidewall of the second impurity region side of the gate electrode. Forming a second sidewall insulating film wider than the width of the first sidewall insulating film in contact with the side surface of the second sidewall insulating film; By forming the second conductive layer so as to be electrically connected to the impurity region, crystal defects occurring in the junction region between the second conductive layer and the second impurity region are effectively effected by the second impurity region. Crystal defects on the surface of the substrate can be effectively reduced so as to be covered.

제 2 청구항에 관한 발명에서는 반도체기판상에 절연막을 사이에 두고 게이트전극을 형성하고 반도체기판상 및 게이트전극상에 제 1 의 절연막을 형성하고 에칭하는 것에 의하여 게이트전극의 측벽부에 제 1 의 측벽절연막을 형성하고 제 1 의 측벽절연막을 마스크로 하여 불순물을 이온주입하는 것에 의하여 제 1 의 불순물 영역을 형성하고, 제 1 의 불순물영역 및 제 1 의 측벽절연막상에 제 1 도전층 및 제 2 의 절연막을 형성하여 소정형상으로 패터닝하고, 반도체기판의 전면에 제 3 의 절연막을 형성하고 이방성에칭을 행하는 것에 의하여 제 1 의 도전층의 측벽부 및 제 1 의 측벽절연막의 측벽부에 제 2 의 측벽절연막을 형성하고 제 2 의 측벽절연막 및 게이트전극의 제 2 의 측벽절연막이 형성되는 측의 반도체기판상에 불순물이 도입된 제 2 의 도전층을 형성하고, 열처리를 시행하여 제 2 의 도전층에 도입된 불순물을 반도체기판중에 확산시켜서 제 2 의 불순물영역을 형성하는 것에 의하여 제 2 의 측벽절연막에 의하여 제 2 의 도전층에 도입된 불순물이 가로방향으로 확산하여 게이트전극 아래로 확산하는 것이 억제되므로 쇼트채널효과를 유효하게 방지할 수가 있다.In the invention according to the second claim, the first sidewall is formed on the sidewall of the gate electrode by forming a gate electrode with an insulating film therebetween on the semiconductor substrate, and forming and etching a first insulating film on the semiconductor substrate and the gate electrode. A first impurity region is formed by forming an insulating film and ion implantation of impurities using the first sidewall insulating film as a mask, and the first conductive layer and the second conductive layer are formed on the first impurity region and the first sidewall insulating film. A second sidewall is formed by forming an insulating film, patterning it into a predetermined shape, forming a third insulating film on the entire surface of the semiconductor substrate, and performing anisotropic etching to form sidewall portions of the first conductive layer and sidewall portions of the first sidewall insulating film. A second conductive material in which an impurity is introduced onto the semiconductor substrate on which the insulating film is formed and the second sidewall insulating film and the second sidewall insulating film of the gate electrode are formed; Impurity introduced into the second conductive layer by forming a second impurity region by diffusing the impurities introduced into the second conductive layer in the semiconductor substrate to form a second impurity region. Since diffusion in the lateral direction and diffusion below the gate electrode are suppressed, the short channel effect can be effectively prevented.

Claims (2)

반도체기판의 표면에 형성되고 그 한끝이 채널영역의 한끝과 접하는 제 1 의 불순물영역과, 상기 반도체기판의 표면에 형성되고 그 한끝이 채널영역의 다른끝에 접하고 그 최대길이가 상기 제 1 의 불순물영역의 최대길이보다 깊게 형성된 제 2 의 불순물영역과 상기 반도체기판의 채널영역상에 게이트절연막을 사이에 두고 형성된 게이트전극과 상기 게이트전극의 상기 제 1 불순물영역측의 측벽에 형성된 제 1 의 측벽절연막과, 상기 제 1 의 측벽절연막의 측면에 접하는 것과 아울러, 상기 제 1 의 불순물영역에 전기적으로 접속되고, 소정전위가 인가되는 제 1 의 도전층과, 상기 게이트전극의 상기 제 2 의 불순물영역측의 측벽에 형성되고 상기 제 1 의 측벽절연막의 폭보다 넓은 제 2 의 측벽절연막과 상기 제 2 의 측벽절연막의 측면에 접하는 것과 아울러 상기 제 2 의 불순물영역에 전기적으로 접속되는 제 2 의 도전층과를 포함하는 전계효과 트랜지스터.A first impurity region formed on the surface of the semiconductor substrate and having one end thereof in contact with one end of the channel region, and one end thereof formed on the surface of the semiconductor substrate and having one end thereof in contact with the other end of the channel region and having a maximum length of the first impurity region; A second impurity region formed deeper than a maximum length of the gate electrode and a gate electrode formed on the channel region of the semiconductor substrate with the gate insulating film interposed therebetween, and a first sidewall insulating film formed on the sidewall of the first impurity region side of the gate electrode; And a first conductive layer in contact with the side surface of the first sidewall insulating film and electrically connected to the first impurity region, to which a predetermined potential is applied, and to the second impurity region side of the gate electrode. Contacting the sidewalls of the second sidewall insulating film and the second sidewall insulating film formed on the sidewall and wider than the width of the first sidewall insulating film; Wherein the multiple field-effect transistor including a second conductive layer and electrically connected to the impurity region of the second. 반도체기판의 표면에 형성된 제 1 의 불순물영역 및 제 2 의 불순물영역과 상기 제1 및 제 2 의 불순물영역에 의하여 형성되는 채널영역상에 게이트절여막을 사이에 두고 형성된 게이트전극과 상기 게이트전극의 측벽에 형성된 측벽절연막과 상기 측벽절연막에 접하는 것과 아울러 상기 제 1 의 불순물영역에 전기적으로 접속된 제 1 의 도전층과 상기 측벽절연막에 접하는 것과 아울러 상기 제 2 의 불순물영역에 전기적으로 접속된 제 2 의 도전층과를 구비한 전계효과 소자의 제조방법이고, 상기 반도체기판상에 절연막을 사이에 두고 게이트전극을 형성하는 스텝과, 상기 반도체기판상 및 상기 게이트전극상에 제 1 의 절연막을 형성하고, 에칭하는 것에 의하여 상기 게이트전극의 측벽부에 제 1 의 측벽절연막을 형성하는 스텝과, 상기 제 1 의 측벽절연막을 마스크로 하여 불순물을 이온주입하는 것에 의하여 제 1 의 불순물영역을 형성하는 스텝과, 상기 제 1 의 불순물영역 및 상기 제 1 의 측벽절연막상에 제 1 의 도전층 및 제 2 의 절연막을 형성하고 소정형상에 패터닝하는 스텝과 상기 반도체기판의 전면에 제 3 의 절연막을 형성하고, 이방성에칭을 행하는 것에 의하여 상기 제 1 의 도전층의 측벽부 및 상기 제 1 의 측벽절연막의 측벽부에 제 2 의 측벽절연막을 형성하는 스텝과, 상기 제 2 의 측벽절연막상 및 상기 게이트전극의 상기 제 2 의 측벽절연막이 형성되는 쪽의 상기 반도체기판상에 불순물이 도입된 제 2 의 도전층을 형성하는 스텝과, 열처리를 시행하고 상기 제 2 의 도전층에 도입된 불순물을 상기 반도체기판중에 확산시켜서 제 2 의 불순물영역을 형성하는 스텝과를 포함하는 전계효과 트랜지스터의 제조방법.A gate electrode formed on a surface of a semiconductor substrate and a second impurity region and a gate electrode formed on a channel region formed by the first and second impurity regions, and a sidewall of the gate electrode. A second conductive layer in contact with the sidewall insulating film and the sidewall insulating film formed in the first conductive layer and electrically connected to the second impurity region in contact with the first conductive layer and the sidewall insulating film electrically connected to the first impurity region. A method of manufacturing a field effect element having a conductive layer, comprising the steps of: forming a gate electrode on the semiconductor substrate with an insulating film interposed therebetween; forming a first insulating film on the semiconductor substrate and the gate electrode; Etching to form a first sidewall insulating film in the sidewall portion of the gate electrode, and the first sidewall insulating film Forming a first impurity region by ion implantation of impurities using a mask as a mask, and forming a first conductive layer and a second insulating film on the first impurity region and the first sidewall insulating film; By forming a third insulating film on the entire surface of the semiconductor substrate and patterning a predetermined shape, and performing anisotropic etching, a second sidewall portion of the first conductive layer and a sidewall portion of the first sidewall insulating film are formed. Forming a sidewall insulating film, and forming a second conductive layer on which the impurity is introduced on the second sidewall insulating film and on the semiconductor substrate on the side where the second sidewall insulating film of the gate electrode is formed; And applying heat treatment and diffusing impurities introduced into the second conductive layer in the semiconductor substrate to form a second impurity region. Method of manufacturing a transistor.
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