KR940004954B1 - Arrangement for speed regulation of electric motor - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P5/00—Arrangements specially adapted for regulating or controlling the speed or torque of two or more electric motors
Abstract
Description
제1도는 본 발명이 적용되는 장치의 전체적인 블록도.1 is an overall block diagram of an apparatus to which the present invention is applied.
제2도는 본 발명에 의한 장치의 제어 블록도.2 is a control block diagram of an apparatus according to the present invention.
제3도는 제2도의 파형변환부에 대한 파형도.3 is a waveform diagram of the waveform conversion unit of FIG.
제4도는 본 발명에 의한 동작 순서를 도시한 플로우챠트.4 is a flowchart showing an operation sequence according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 익스클루시브 오아게이트 20 : 인버터10: Exclusive Oagate 20: Inverter
30 : 오아게이트 40,40-1 : 카운터30: Oagate 40, 40-1: counter
50 : 래치 60 : 멀티플렉서50: latch 60: multiplexer
본 발명은, 마이크로컴퓨터를 이용하여 엔코더가 부착된 모터나 이와 유사한 기구의 속도를 검출하는데 있어서, 엔코더가 출력한 모터의 속도펄스 주기의 범위를 변화시키면서 모터의 속도를 정밀하게 측정토록하는 엔코더형 모터의 속도검출장치 및 방법에 관한 것이다.The present invention is an encoder type for precisely measuring the speed of a motor while varying the range of the speed pulse period of the motor output by the encoder in detecting the speed of a motor with an encoder or similar mechanism using a microcomputer. The present invention relates to a speed detecting device and a method of a motor.
종래의 속도검출방법으로는 주파수-속도변환기(Frequency-Velocity Converte r)를 이용하거나 또는 매샘플링 시간당 출력되는 엔코더 펄스의 갯수를 이용하는 방법이 있었으나, 이와 같은 방법은 모터가 저속시에는 응답 특성이 매우 불량하다는 문제점이 있었다.Conventional speed detection methods have used a frequency-velocity converter or the number of encoder pulses output per sampling time. However, this method has very high response characteristics when the motor is low speed. There was a problem of poor.
따라서, 본 발명은 상기와 같은 종래의 문제점을 개선 보완하기 위하여 이루어진 것으로써 본 발명의 목적은, 래치와 멀티플렉서를 이용한 주기측정방식에 의해 모터의 속도에 대한 응답 특성이 양호하도록 하는 엔코더형 모터의 속도검출장치 및 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide an encoder-type motor having a good response to the speed of a motor by a periodic measuring method using a latch and a multiplexer. The present invention provides a speed detection apparatus and method.
상기 목적을 달성하기 위하여 본 발명에 의한 엔코형 모터의 속도검출장치는, 모터의 속도를 검출하는 장치에 있어서, 마이크로컴퓨터와, 모터의 구동 속도에 대한 펄스파형을 출력하는 엔코더와, 상기 엔코더로부터의 펄스파형을 입력받아 펄스 주기를 일정배수로 증가시키는 카운터와, 펄스의 상승 엣지간의 간격을 판별하도록 카운터트리거 펄스를 마이크로컴퓨터에 입력하는 멀티플렉서로 이루어 진 것을 특징으로 한다.In order to achieve the above object, the speed detecting device for an encoder-type motor according to the present invention is a device for detecting the speed of a motor, comprising: a microcomputer, an encoder for outputting a pulse waveform with respect to the drive speed of the motor, and the encoder. It is characterized in that it consists of a counter for receiving a pulse waveform of a multiplier for inputting a counter trigger pulse to the microcomputer to determine the interval between the rising edge of the pulse and a counter for increasing the pulse period by a predetermined multiple.
또한, 본 발명에 의한 엔코더형 모터의 속도검출방법은, 래치의 출력데이타 및 멀티플렉서의 카운터트리거를 초기화하는 제1스텝과, 셈플링 타임당 엔코더의 주기를 측정하는 제2스텝과, 상기 제2스텝에서 측정된 주기가 기준치 이하 인지를 판별하는 제3스텝과, 주기가 기준치 이하일 경우에는 래치의 출력데이타를 늘리는 제4스텝과, 상기 제4스텝에서 조정된 멀티플렉서의 출력을 이용하여 모터의 속도를 계산하는 제5스텝과, 상기 제5스텝에서 계산된 모터의 속도를 출력하는 제6스텝으로 이루어진 것을 특징으로한다.In addition, the speed detecting method of the encoder-type motor according to the present invention includes a first step of initializing the output data of the latch and the counter trigger of the multiplexer, a second step of measuring the period of the encoder per sampling time, and the second step. A third step of determining whether the period measured in the step is less than or equal to the reference value; if the period is less than or equal to the reference value; a fourth step of increasing the output data of the latch; and a speed of the motor using the output of the multiplexer adjusted in the fourth step. The fifth step of calculating the step and the sixth step of outputting the speed of the motor calculated in the fifth step.
이하, 본 발명의 일실시예의 도면을 참조하여 상세히 설명한다. 제1도는 본 발명이 적용되는 장치의 전체적인 블록도이고, 제2도는 본 발명에 의한 장치의 제어블록도이며, 제3도는 제2도의 파형변환부에 대한 파형도로써, 1도 내지 제3도에 있어서, (10)은 2개의 입력펄스(제3a도, 제3b도)를 입력받아 출력하는 익스클루시브 오아게이트(exclusive OR gate)로써 두개의 입력중 하나의 입력 신호가 하이 신호이면 출력도 하이신호가 되고, 두 개의 입력이 모두 하이신호이면 출력이 로우신호가 되는 게이트이며, (20)은 상기 익스클루시브 오아게이트(10)의 출력을 입력받아서 변환시키는 인버터로써 저속으로 변화하는 아날로그 신호를 상승 및 하강 시간이 짧은 개개의 신호레벨로 변화시키는 슈미트 트리거인버터이다.Hereinafter, with reference to the drawings of an embodiment of the present invention will be described in detail. FIG. 1 is an overall block diagram of an apparatus to which the present invention is applied, FIG. 2 is a control block diagram of the apparatus according to the present invention, and FIG. 3 is a waveform diagram of the waveform converting unit of FIG. (10) is an exclusive OR gate that receives and outputs two input pulses (FIGS. 3A and 3B), and outputs the signal when one of the two input signals is a high signal. If the input is a high signal, and both inputs are a high signal, the output is a gate that is a low signal, and (20) is an inverter that receives and converts the output of the exclusive oar gate 10 and changes the analog signal at low speed. Is a Schmitt trigger inverter that changes the signal to individual signal levels with short rise and fall times.
(30)은, 콘덴서-저항 필터(C1-R1)를 통해서 입력된 익스클루시브 오아게이트 (10)의 출력과, 콘덴서-저항 필터(C2-R2)를 통해서 입력된 인버터(20)의 출력을 논리화 하는 오아게이트로써, 적어도 입력단자의 어느 하나에 하이 신호가 입력되면 하이 신호의 출력이 나오는 것이다.30 is an output of the exclusive oragate 10 input through the capacitor-resistance filter C 1 -R 1 and the inverter 20 input through the capacitor-resistance filter C 2 -R 2 . The output of the high signal is output when the high signal is input to at least one of the input terminals.
(40)은, 엔코더(2)로부터 상기 익스클루시브 오아게이트(10)에 입력되는 입력펄스(제2b도)가 단자(A)에 인가되고, 일정 배수의 주기를 갖는 펄스 파형을 송출하기 위한 출력단자(QA, QB, QC, QD)를 가지고 있는 카운터로써, 상기 카운터(40)의 클럭단자(CLR)와 카운터(40-1)의 클럭단자(CLR)의 접속점이 접지되어 있고, 카운터(40)의 출력단자(QD)가 멀티플렉서와 연결됨과 동시에 카운터(40-1)의 입력단자(A)에 접속되어 있다.An input pulse (FIG. 2b) input from the encoder 2 to the exclusive oragate 10 is applied to the terminal A, and 40 transmits a pulse waveform having a certain multiple period. As a counter having output terminals QA, QB, QC, and QD, the connection point between the clock terminal CLR of the counter 40 and the clock terminal CLR of the counter 40-1 is grounded, and the counter ( The output terminal QD of 40 is connected to the multiplexer and is connected to the input terminal A of the counter 40-1.
(50)은, 마이크로컴퓨터(100)에 의해 제어되는 데이타버스에 접속된 입력단자(D1,D2,D3,D4)와, 칩 셀렉트에 접속된 입력단자(C12,C34) 그리고 출력단자(Q1,Q2, Q3,Q4)를 가지고 있는 래치로써, 시간적으로 변화하는 상기 카운터 (40-40-1) 및 데이터버스 상의 디지털 정보를 원하는 시각에 판독하여 저장하는 것이다.50 includes input terminals D 1 , D 2 , D 3 , D 4 connected to the data bus controlled by the microcomputer 100, input terminals C12 and C34 connected to the chip select, and an output. A latch having terminals Q 1 , Q 2 , Q 3 , and Q 4 , which reads and stores digital information on the counter 40-40-1 and the data bus, which change in time, at a desired time.
(60)은, 많은 입력선들 중에서 하나를 선택하여 출력선에 연결하는 조합회로 즉, 멀티플렉서로써 오아게이트(30)의 출력을 입력받는 입력단자(E0), 익스클루시브 오아게이트(10)의 출력을 입력받는 입력단자(E1), 엔코더(2)로 부터의 출력펄스 (제3b도)를 입력받는 입력단자(E2), 카운터(40,40-1)의 출력을 입력 받는 입력단자 (E3-E10), 래치(50)의 출력을 입력받는 입력단자(A,B,C,D) 그리고, 하나의 출력단자(W)를 가지고 있으며 접지(6)되어 있는 것이다.60 is a combination circuit that selects one of many input lines and connects it to an output line, that is, the input terminal E 0 , which receives the output of the oragate 30 as a multiplexer, and the input for receiving the output terminal (E 1), an input terminal for receiving the output pulse (Fig. 3b claim) from the encoder (2) (E 2), an input terminal for receiving the output of the counter (40,40-1) (E3-E10), the input terminals A, B, C, D receiving the output of the latch 50, and one output terminal W are grounded.
상기 멀티플렉서(60)는 카운터 트리거된 펄스를 10번 핀을 통해서 마이크로컴퓨터(100)에 입력한다.The multiplexer 60 inputs a counter triggered pulse to the microcomputer 100 through pin 10.
이와 같이 구성 조합되어 있는 본 발명에 의한 엔코더형 모터의 속도검출장치는, 엔코더(2)에 의해서 출력된 제3도(a), 제3도(b)와 같은 모터의(1)의 펄스 파형이 익스클루시브 오아게이트(10)의 단자(I1, I2)에 입력되어 논리화하면 제3e도에 도시한 바와 같은 펄스 파형을 가지는 출력이 발생되어 오아게이트(30)의 입력단에 입력됨과 동시에 인버터(20) 및 멀티플렉서(60)의 입력단자(E1)에 입력된다.The speed detecting device of the encoder-type motor according to the present invention, which is constituted and combined in this manner, has the pulse waveform of the motor 1 such as those shown in FIGS. When inputted to and logicalized with the terminals I 1 and I 2 of the exclusive oragate 10, an output having a pulse waveform as shown in FIG. At the same time, it is input to the input terminal E1 of the inverter 20 and the multiplexer 60.
그러면, 상기 오아게이트(30)는 상기 익스클루시브 오아게이트(10)의 출력과 인버터(20)의 출력을 논리화 하여 제3d도에 도시한 바와 같은 펄스파형을 가지는 출력을 발생하여 멀티플렉서(60)의 입력단자(E0)에 입력시킨다.Then, the OA gate 30 logically outputs the output of the exclusive OA gate 10 and the output of the inverter 20 to generate an output having a pulse waveform as shown in FIG. 3D and multiplexer 60. Input terminal E0).
한편, 상기 익스클루시브 오아게이트(10)의 출력펄스와 인버터(20)의 출력파형은 각각 미분기 역할을 하는 콘덴서-저항(C1-R1) 필터와 콘덴서-저항(C2-R2)필터를 거쳐서 오아게이트(30)에 입력되는데, 상기 콘덴서-저항(C-R) 필터는 미분기이므로 AUB,-(AUB)펄스의 상승 엣지와 하강 엣지 간의 차이가 크고, 다이오드(D1,D2) 작용으로 인해서 마이너스 전압일 경우에는 값이 출력되지 않는다.On the other hand, the output pulse of the exclusive oragate 10 and the output waveform of the inverter 20 are respectively capacitor-resistance (C 1 -R 1 ) filter and capacitor-resistance (C 2 -R 2 ) acting as a differentiator. The capacitor-resistance (CR) filter is inputted through the filter, and the capacitor-resistance (CR) filter is different from the rising edge and the falling edge of the AUB,-(AUB) pulse, and due to the diode (D1, D2) action If the voltage is negative, no value is output.
이에 따라, 상기 오아게이트(30)를 통과하는 파형은 제3d도에 도시한 펄스 파형이 되는 것이다.Accordingly, the waveform passing through the oragate 30 becomes a pulse waveform shown in FIG. 3d.
한펴느 제3도(b)에 도시한 바와 같은 펄스파형이 카운터(40)의 입력단자(A)에 인가되면, 상기 카운터(40)의 출력단자(QA,QB,QC,QD)의 펄스주기는 상기 제3b도와 같은 펄스 파형의 2배, 4배, 8배 및 16배가 되어 멀티플렉서(60)에 입력된다.When a pulse waveform as shown in FIG. 3 (b) is applied to the input terminal A of the counter 40, the pulse period of the output terminals QA, QB, QC, QD of the counter 40 is 2 times, 4 times, 8 times, and 16 times the pulse waveform shown in FIG. 3b is input to the multiplexer 60.
그러면, 상기 멀티플렉서(60)는 래치(50)를 이용하여 출력단을 조정하는데 이는 물론 모터(1)의 속도가 느릴 경우에는 멀티플렉서(60)의 입력단자(E0)에 입력되는 펄스의 주기를 판별하여 속도를 계산할 수 있지만, 모터(1)의 속도가 빠를 경우에는 펄스 사이의 간격이 매우 작아지므로 상기 카운터(40, 40-1)를 통과한 신호를 이용하여 펄스의 상승 엣지간의 간격을 판별할 수 있도록 하는 것이다.Then, the multiplexer 60 adjusts the output terminal by using the latch 50. In addition, when the speed of the motor 1 is slow, the multiplexer 60 determines the period of the pulse input to the input terminal E0 of the multiplexer 60. Although the speed can be calculated, when the speed of the motor 1 is high, the interval between the pulses becomes very small, so that the interval between the rising edges of the pulses can be determined using the signal passing through the counters 40 and 40-1. To ensure that
이와 같이, 멀티플렉서(60)의 출력단을 조정하면 일정한 샘플링 시간을 가지는 마이크로컴퓨터(100)의 제어에 의해서 가장 에러가 적은 속도 데이터를 얻을 수 있게 된다.As such, when the output terminal of the multiplexer 60 is adjusted, speed data with the least error can be obtained by the control of the microcomputer 100 having a constant sampling time.
본 발명의 구현을 위하여 필요한 주기 측정은 멀티플렉서(60)의 10번 핀에서 출력되는 카운터 트리거 펄스신호를 이용하여 수행하되 카운터 트리거 펄스의 상승 엣지간의 간격을 판별하면 엔코더의 회전량 판별이 가능하다.Period measurement necessary for the implementation of the present invention is performed by using the counter trigger pulse signal output from the pin 10 of the multiplexer 60, it is possible to determine the rotation amount of the encoder by determining the interval between the rising edge of the counter trigger pulse.
펄스 파형에 있어서, 상승 엣지간의 간격을 판별하는 것은 마이크로 컴퓨터 (100)내에서 판별하는 것으로 높은 주파수의 펄스를 마이크로컴퓨터(100)의 카운터 (40-40-1)에 통과시키고 멀티플렉서((60)의 10번 핀에서 마이크로컴퓨터(100)로 송출되는 카운터 트리거 펄스의 상승 엣지사이의 펄스의 갯수를 마이크로컴퓨터(100)내의 카운터로 판별함으로써 가능해지고, 상기 펄스의 갯수가 판별되면 자연적으로 주기의 판별이 가능해진다.In the pulse waveform, the spacing between rising edges is determined in the microcomputer 100. A pulse of high frequency is passed through the counter 40-40-1 of the microcomputer 100 and the multiplexer 60 is used. The number of pulses between the rising edges of the counter trigger pulses sent to the microcomputer 100 at pin 10 of the microcomputer 100 can be determined by a counter in the microcomputer 100. When the number of pulses is determined, the period is naturally determined. This becomes possible.
결국, 주기와 속도는 반비례 관계에 있으므로 속도 계산이 가능한 것이다.After all, the period and the speed are inversely related, so the speed can be calculated.
다음에 제4도를 설명한다.Next, Fig. 4 will be described.
제4도는 본 발명의 동작순서를 도시한 플로우챠트로써, 스텝 S1에서 래치(50)의 출력 데이터를 0로 하여 멀티플렉서(60)의 출력 즉, 10번 핀에서 출력되는 카운터 트리거펄스는 멀티플렉서(60)의 입력단자(E0)에 입력된 값이 되도록 초기화한다.4 is a flowchart showing the operation procedure of the present invention, in which the output of the multiplexer 60, i.e., the counter trigger pulse output from pin 10, is set to 0 by the output data of the latch 50 in step S1. Initialize to be the value inputted to the input terminal (E0).
이어서, 스텝 S2에서 샘플링 타임에 해당하는 엔코더(2)의 주기를 측정하여 스텝S3로 나아가서 상기 스텝S2에서 측정된 주기가 기준치 이하인지의 여부를 판별한다.Next, in step S2, the period of the encoder 2 corresponding to the sampling time is measured to proceed to step S3 to determine whether or not the period measured in step S2 is equal to or less than the reference value.
상기 판별 결과, 주기가 기준치 이하일 경우(yes일 경우)에는 스텝S4에서 래치(50)의 출력데이타를 늘려서(1이상) 멀티플렉서(60)의 카운터 트리거펄스가 입력단자(E0)에 입력되는 값 이외(E1∼E15에 입력되는 값)의 값이 되도록 하여 스텝S5에서 마이크로컴퓨터(100)내에서 속도계산을 수행하여 스텝S6의 출력 동작을 수행한다.As a result of the determination, if the period is equal to or less than the reference value (yes), the output data of the latch 50 is increased (at least 1) in step S4 so that the counter trigger pulse of the multiplexer 60 is not inputted to the input terminal E0. The speed calculation is performed in the microcomputer 100 in step S5 so as to be a value of (the values input to E1 to E15), and the output operation of step S6 is performed.
한편, 상기 스텝S3에서의 판별결과, 주기가 기준치 이하가 아닐 경우(No일 경우)에는 스텝S7에서 주기가 기준치 이상인지의 여부를 판별하여, 기준치 이상일경우(yes일 경우)에는 스텝S8로 나아가서 래치(50)의 출력데이타를 줄이도록 한 후 스텝S5로 진행하고, 주기가 기준치 이상이 아닐 경우(No일 경우)에는 스텝S9에서 래치(50)의 출력데이타를 현재 상태로 유지하면서 스텝S5로 진행하여 차후의 동작을 수행한다.On the other hand, if it is determined in step S3 that the period is not lower than or equal to the reference value (No), it is determined in step S7 whether or not the period is greater than or equal to the reference value. After the output data of the latch 50 is reduced, the process proceeds to step S5. If the period is not equal to or greater than the reference value (No), the process proceeds to step S5 while maintaining the output data of the latch 50 in the current state in step S9. Proceed to perform subsequent operations.
이와 같이, 본 발명의 주기 측정 방식을 이용한 엔코더형 모터의 속도검출장치 및 방법에 의하면, 모터의 속도가 변화하더라도 정확한 속도 검출이 가능하다는 효과가 있다.Thus, according to the speed detecting apparatus and method of the encoder-type motor using the period measuring method of the present invention, there is an effect that accurate speed detection is possible even if the speed of the motor changes.
Claims (8)
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|---|---|---|---|
| KR1019910006235A KR940004954B1 (en) | 1991-04-19 | 1991-04-19 | Arrangement for speed regulation of electric motor |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019910006235A KR940004954B1 (en) | 1991-04-19 | 1991-04-19 | Arrangement for speed regulation of electric motor |
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| KR920020826A KR920020826A (en) | 1992-11-21 |
| KR940004954B1 true KR940004954B1 (en) | 1994-06-07 |
Family
ID=19313429
Family Applications (1)
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| KR1019910006235A KR940004954B1 (en) | 1991-04-19 | 1991-04-19 | Arrangement for speed regulation of electric motor |
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- 1991-04-19 KR KR1019910006235A patent/KR940004954B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR920020826A (en) | 1992-11-21 |
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