Claims (3)
제1도전형의 웰(well)내에 제2도전형의 불순물이 확산되어 형성된 소오스/드레인과 게이트로 이루어진 제1MOS트랜지스터, 제2도전형의 웰내에 제1도전형의 불순물이 확산되어 형성된 LDD(Lightly doped drain)구조의 소오스/드레 인과 게이트로 이루어진 제2MOS트랜지스터, 제1도전형의 웰로서 콜렉터를 형성하고 상기 웰내에 제2도전형의 불순물이 확산되어 형성된 베이스와 상기 베이스 영역내에 제1도전형의 불순물이 확산되어 형성된 에미터로 이루어진 하나의 바이폴라 트랜지스터, 그리고 제2도전형의 웰내에 제1도전형의 고농도의 불순물이 확산되어 형성된 소오스/드레인과 게이트로 된 메모리셀로 구성된 반도체소자의 제조방법에 있어서, 반도체 기판(1)상에 제1도전형 매몰층(2)을 형성한 후 소정 두께의 에피택셜층(E1)을 먼저 성장시킨 후, 통상의 트윈 매몰층 형성방법으로 고농도의 제1도전형 매몰층(3) 및 제2도전형 매몰층(4)을 형성하고, 원하는 두께의 에피택셜층(E2)을 다시 형성한 후, 제1도전형 웰(5) 및 제2도전형의 웰(6)을 형성하는 공정; 통상의 LOCOS산화법으로 상기 각 웰의 경계영역의 기판 전면에 필드 산화막(7)을 성장시킨 후 바이폴라 트랜지스터의 고농도의 제1도전형 싱크(8)를 형성하는 공정; 상기 제1,2 MOS 트랜지스터와 메모리 셀 영역의 기판상부에 게이트 절연막(9)을 갖는, 게이트(10)를 각각 형성한 후, LDD구조를 형성하기 위한 재1도전형의 이온을 전면에 이온주입한 후 기판전면에 산화막(11)을 형성하는 공정, 상기 산화막(11)을 이 방성 식각하여 상기 게이트(10) 측벽에 산화막 스페이스(12)를 형성한 후, 고농도의 제1도전형 이온과 제2도전형 이온을 각각 주입시켜 제1MOS트랜지스터의 소오스/드레인영역(13) 및 메모리 셀 영역의 소오스/드레인 영역(13a)과, 제2MOS 트랜지스터의 소오스/드레인 영역(14) 및 바이폴라 트랜지스터의 외인성 베이스영역(15)을 동시에 형성하는 공정; 제2도전형의 이온을 주입하여 바이폴라 트랜지스터의 베이스영역(15a)을 형성한 후 전면에 걸쳐 산화막 (16)을 형성하여 패터닝한 후 다결정실리콘(18)과 텅스텐 실리사이드(18a)를 헝성한 후 열처리하여 에미터(17) 영역을 헝성한 후 상기 다결정실리콘(18)과 텅스텐 실리사이드(18a)를 패터닝하여 에미터전극을 형성하는 공정, 전면에 걸쳐 층간 절연막(19)을 형성한 후 윈도우를 연 다음, 다결정 실리콘 패턴(20)을 형성한 후 메모리 셀의 로드저항(20a)영역을 제외한 상기 다결정 실리콘 패턴(20) 영역에 이온을 주입하여 내부 연결선을 형성하는 공정; 통상의 공정으로 층간 절연막(21) 및 금속단자(22)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.A first MOS transistor comprising a source / drain and a gate formed by diffusion of impurities of a second conductivity type into a well of a first conductivity type, and an LDD formed by diffusion of impurities of a first conductivity type into a well of a second conductivity type. A second MOS transistor comprising a source / drain and a gate having a lightly doped drain structure, and a base formed by forming a collector as a well of a first conductivity type and diffusing impurities of a second conductivity type into the well and a first conductivity in the base region. A semiconductor device comprising a bipolar transistor comprising an emitter formed by diffusing impurities of a type, and a source cell / drain and a memory cell formed of gates and gates formed by diffusing a high concentration of impurities of a first conductive type into a well of a second conductive type. In the manufacturing method, after the first conductive buried layer 2 is formed on the semiconductor substrate 1, the epitaxial layer E1 having a predetermined thickness is first grown, and then the ordinary twin The first conductive buried layer 3 and the second conductive buried layer 4 of high concentration are formed by the molar layer forming method, and the epitaxial layer E2 having a desired thickness is formed again, and then the first conductive well ( 5) and forming a well 6 of the second conductivity type; Growing a field oxide film (7) on the entire surface of the substrate in the boundary region of each well by a conventional LOCOS oxidation method, and then forming a high concentration first conductive sink (8) of the bipolar transistor; After the gates 10 having the gate insulating film 9 are formed on the substrates of the first and second MOS transistors and the memory cell region, respectively, ion implantation ions are implanted on the entire surface to form the LDD structure. After the oxide film 11 is formed on the front surface of the substrate, the oxide film 11 is anisotropically etched to form an oxide film space 12 on the sidewall of the gate 10, and then the first conductive ions having a high concentration are formed. Sources and drain regions 13a of the first MOS transistor and source / drain regions 13a of the memory cell region, and source / drain regions 14 of the second MOS transistor and the exogenous base of the bipolar transistor are respectively implanted by injecting two conductive ions. Simultaneously forming regions 15; After implanting ions of the second conductivity type to form the base region 15a of the bipolar transistor, the oxide film 16 is formed and patterned over the entire surface, and then polycrystalline silicon 18 and tungsten silicide 18a are formed and then heat treated. Forming an emitter electrode by patterning the polysilicon 18 and tungsten silicide 18a, forming an interlayer insulating film 19 over the entire surface, and then opening a window. Forming an internal connection line by implanting ions into a region of the polycrystalline silicon pattern 20 except for the load resistance 20a region of the memory cell after forming the polycrystalline silicon pattern 20; A method of manufacturing a semiconductor device, comprising the steps of forming an interlayer insulating film (21) and a metal terminal (22) in a conventional process.
제1항에 있어서, 상기 제1도전형 매몰층(2)의 농도를 높이기 위하여 소정두께의 진성 애피택셜층(E1)을 형성한 후 고농도의 제1도전형 매몰층(3) 및 제2도전형 매몰층(4)을 형성한 후 다시 원하는 두께의 에피택셜층(E2)을 형성하는 이중 에피택셜 성장방법을 이용하는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the first conductive buried layer (3) and the second conductive having a high concentration after forming an intrinsic epitaxial layer (E1) of a predetermined thickness in order to increase the concentration of the first conductive buried layer (2) A method of manufacturing a semiconductor device, comprising using a double epitaxial growth method of forming an epitaxial layer (E2) having a desired thickness again after forming a type buried layer (4).
제1항에 있어서, 상기 진성 에피택셜층(E1)은 제1도전형 매몰층(2)의 농도를 높이면서 제2도전형 웰(6)의 농도를 일정하게 유지시키는 역할을 하는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the intrinsic epitaxial layer (E1) serves to maintain a constant concentration of the second conductive well 6 while increasing the concentration of the first conductive buried layer (2). A method of manufacturing a semiconductor device.