KR940004495B1 - Speed control circuit for vcr - Google Patents
Speed control circuit for vcr Download PDFInfo
- Publication number
- KR940004495B1 KR940004495B1 KR1019910013532A KR910013532A KR940004495B1 KR 940004495 B1 KR940004495 B1 KR 940004495B1 KR 1019910013532 A KR1019910013532 A KR 1019910013532A KR 910013532 A KR910013532 A KR 910013532A KR 940004495 B1 KR940004495 B1 KR 940004495B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- frequency generator
- speed
- control circuit
- drum motor
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
Landscapes
- Control Of Electric Motors In General (AREA)
Abstract
Description
제1도는 종래 드럼서보제어의 흐름도.1 is a flowchart of a conventional drum servo control.
제2도는 제1도에서의 파형도.2 is a waveform diagram of FIG.
제3도는 본 발명에 따른 브이씨알의 시불변 샘플링에 의한 속도제어 회로도.3 is a speed control circuit diagram by time-invariant sampling of VRC according to the present invention.
제4도는 제3도에서의 주파수발생기(FG)신호에 의한 카운트신호의 파형도.4 is a waveform diagram of a count signal by the frequency generator (FG) signal in FIG.
제5도는 디지탈신호 프로세서(DSP)의 내부 블록 구성도.5 is an internal block diagram of a digital signal processor (DSP).
제6도는 디지탈신호 프로세서 및 입/출력(I/O)장치의 블록 구성도.6 is a block diagram of a digital signal processor and an input / output (I / O) device.
제7도는 웨이트신호 발생 회로도.7 is a weight signal generation circuit diagram.
제8도는 제7EH에 대한 디지탈신호 프로세서의 타이밍선도.8 is a timing diagram of a digital signal processor for the 7EH.
제9도는 속도검출회로의 블록 구성도.9 is a block diagram of a speed detection circuit.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : 디지탈/아날로그변환기 31 : 모터제어용 집적회로30: digital / analog converter 31: integrated circuit for motor control
32 : 드럼모터 33 : 속도제어기32: drum motor 33: speed controller
34 : 카운터 35 : 주파수발생기신호 증폭부34: counter 35: frequency generator signal amplifier
36 : 디지탈신호 프로세서부 37 : 램36: digital signal processor 37: RAM
38 : 롬 39 : 메모리디코더38: ROM 39: Memory Decoder
40 : 입/출력디코더 41 : 입/출력포트40: input / output decoder 41: input / output port
42 : 플립플롭42: flip flop
본 발명은 브이씨알의 속도제어장치에 관한 것으로, 특히 주파수 발생기(Frequency Generator)신호의 한 펄스에 의해 한번의 샘플링이 이루어지게 하여 드럼계의 제어시 보다 정확한 속도정보가 얻어지도록 한 브이씨알의 시불변 샘플링에 의한 속도제어회로에 관한 것이다.The present invention relates to a speed control device for V-Cal. In particular, one sampling is performed by one pulse of a frequency generator signal, so that the accurate time information can be obtained when the drum system is controlled. The present invention relates to a speed control circuit by constant sampling.
일반적으로 사용되고 있는 종래의 드럼서보제어동작은 제1도에 도시된 바와같이, 영상신호의 기록 및 재생을 위한 드럼모터가 있고 속도제어를 하기 위하여 주파수 발생기(FG)헤드로부터 회전속도에 비례하는 주파수를 얻는다.The conventional drum servo control operation generally used has a drum motor for recording and reproducing video signals as shown in FIG. 1, and a frequency proportional to the rotational speed from the frequency generator (FG) head for speed control. Get
이 주파수신호를 주파수발생기(FG) 증폭기에서 증폭시켜 구형파를 만든 다음 주파수/전압(F/V)변환기에서 주파수에 반비례하는 전압(VS)을 얻으며, 이 전압(VS)은 피이드백 증폭기에 의해 증폭되는 속도, 에러 전압을 얻는다.This frequency signal is amplified by a frequency generator (FG) amplifier to produce a square wave, and then a voltage (VS) inversely proportional to the frequency is obtained by a frequency / voltage (F / V) converter, which is amplified by a feedback amplifier. Speed and error voltage.
상기 속도 에러전압은 위상 에러전압과 합해져서 모터 드라이브 증폭기를 거쳐서 드럼모터를 드라이브하며, 제2도와 같은 신호계의 변환과정을 보인다.The speed error voltage is combined with the phase error voltage to drive the drum motor through a motor drive amplifier, and shows the conversion process of the signal system as shown in FIG.
본 발명은 종래의 방법처럼 샘플링시간이 고정되어 있는 것이 아니고, 주파수발생기(FG)신호의 한 펄스에 의해 한번의 샘플링이 합하여지도록 하여 보다 정확한 속도제어를 행할 수 있게 창안한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.In the present invention, the sampling time is not fixed as in the conventional method, and one sampling is combined by one pulse of the frequency generator (FG) signal so that more accurate speed control can be performed. When described in detail with reference to as follows.
제3도는 본 발명에 따른 브이씨알용 드럼모터의 속도제어회로도로서, 디지탈신호 프로세서(36)를 중앙연산처리장치로 사용하는데, 이것은 디지탈신호 프로세서(36)의 신호처리가 매우 빠르므로 정확한 실시간 제어가 가능하기 때문이다.3 is a speed control circuit diagram of the drum drum motor according to the present invention, which uses the digital signal processor 36 as a central processing unit, which is accurate in real time because the signal processing of the digital signal processor 36 is very fast. Because it is possible.
PiP를 쓴 속도제어기로 들어가는 속도오차신호는 드럼모터(32)의 주파수발생기(FG) 패턴에서 나온 주파수발생기(FG)신호를 카운트한 후 디지탈화 한 것으로, 헤드드럼의 브러시리스 직류모터인 드럼모터(32)가 회전하게 되면 고정자에 있는 주파수발생기 패턴에 의해 주파수발생기(FG)신호가 발생된다.The speed error signal that enters the speed controller using PiP is digitized after counting the frequency generator (FG) signal from the frequency generator (FG) pattern of the drum motor 32. The drum motor (the brushless DC motor of the head drum) When 32) rotates, the frequency generator (FG) signal is generated by the frequency generator pattern in the stator.
그리고, 만일 드럼모터(32)가 1800RPM으로 회전한다면 1초에 30회 회전하게 되며, 드럼모터(32)에서 주파수발생기(FG) 패턴이 24개의 요철형으로 이루어져 있을 경우에는 1초에 720개의 주파수발생기(FG)신호가 발생된다.And, if the drum motor 32 rotates at 1800 RPM, it rotates 30 times per second, and if the frequency generator (FG) pattern consists of 24 irregularities in the drum motor 32, 720 frequencies per second. Generator (FG) signal is generated.
이 신호를 주파수발생기신호 증폭부(35)에서 증폭 변형시켜 구형파로 만들어 카운터(34)를 통해 디지탈신호 프로세서(36)에 입력되고, 그 디지탈신호 프로세서(36)의 내부에서는 2.5MHz 발진기를 이용한 클럭신호를 만들고, 그 클럭신호인 기준신호와 주파수발생기신호를 제4도와 같이 비교하고, 디지탈신호 프로세서(36)의 내부에서 비교되어 얻어진 오차신호는 속도제어기(33)로 들어가서 속도오차를 감소시키는 출력값을 내보낸다.The signal is amplified and transformed by the frequency generator signal amplifying unit 35 to form a square wave, which is input to the digital signal processor 36 through the counter 34, and a clock using a 2.5 MHz oscillator is provided inside the digital signal processor 36. Output signal for making a signal, comparing the reference signal which is the clock signal and the frequency generator signal as shown in FIG. 4, and the error signal obtained by comparison in the digital signal processor 36 enters the speed controller 33 to reduce the speed error. Export
이 출력값은 디지탈/아날로그(D/A)변환기(30)를 거쳐서 모터제어용 집적회로(31)에 입력된다. 속도오차값을 받아서 모터제어용 집적회로(31)로 출력을 내보내기까지 걸리는 시간은 주파수발생기(FG)신호의 한 주기에 비해서 매우 짧기 때문에 계산으로 인한 지연시간은 무시한다.This output value is input to the motor control integrated circuit 31 via the digital / analog (D / A) converter 30. Since the time taken to receive the speed error value and output to the motor control integrated circuit 31 is very short compared to one period of the frequency generator (FG) signal, the delay time due to the calculation is ignored.
이 시스템에서는 보다 정확한 속도정보를 얻기 위해서 종래의 방법처럼 샘플링시간이 고정되어 있는 것이 아니고 주파수발생기(FG)신호의 한 펄스에 의해 한번의 샘플링이 행하여지도록 한다.In this system, in order to obtain more accurate speed information, the sampling time is not fixed as in the conventional method, but one sampling is performed by one pulse of the frequency generator (FG) signal.
본 발명에 사용된 디지탈신호 프로세서(36)는 TMS 32020로서, 디지탈신호 프로세서(36)는 종래의 마이크로 프로세서에 비하여 디지탈신호의 처리속도를 더욱 향상시킨 마이크로 프로세서이다. 그리고 제5도는 블럭도를 나타낸 것으로 TMS 32020은 어셈블리 명령어의 처리시간이 20ns로서 매우 신속히 처리할 수 있고, 내부에 544워드의 데이타램이 있다. 그리고 16비트 곱셈기가 내부에 있어서 강력한 연산기능을 발휘한다.The digital signal processor 36 used in the present invention is a TMS 32020, and the digital signal processor 36 is a microprocessor which further improves the processing speed of the digital signal compared to the conventional microprocessor. 5 shows a block diagram. The TMS 32020 can process an assembly instruction very quickly with 20 ns, and has 544 words of data RAM therein. And a 16-bit multiplier is powerful inside.
한편, 제6도는 디지탈신호 프로세서 메모리부 및 입/출력(I/O)의 블록선도를 나타낸 것으로, 메모리는 램(37)과 롬(38)이 있는데, 롬(38)은 35ns의 억세스시간을 갖는 두개의 2764S EPROM으로 구성되며, AT에서 보낸 프로그램의 기계어파일을 램(37)에 저장시켜 주는 프로그램이 상주한다. 그리고 메모리부의 롬(28)이나 기타주변회로의 억세스시간이 TMS 32020인 디지탈신호 프로세서(36)의 명령어 처리시간보다 길면 프로그램의 실행이 이루어지지 않는다. 따라서 외부 회로와의 원활한 신호의 교환을 위해서는 제7도와 같이 웨이트신호발생회로를 구성하였으며, 제8도는 웨이트신호 발생회로에 의한 디지탈신호 프로세서(36)의 타이밍선도이다.6 shows a block diagram of the digital signal processor memory unit and input / output (I / O). The memory includes a RAM 37 and a ROM 38. The ROM 38 has an access time of 35 ns. It consists of two 2764S EPROMs having a program that stores the machine language file of the program sent from the AT in the RAM 37. If the access time of the ROM 28 or other peripheral circuits of the memory unit is longer than the instruction processing time of the digital signal processor 36 of the TMS 32020, the program is not executed. Therefore, in order to smoothly exchange signals with an external circuit, a weight signal generation circuit is constructed as shown in FIG. 7, and FIG. 8 is a timing diagram of the digital signal processor 36 by the weight signal generation circuit.
그리고, 제9도는 속도검출회로의 블록선도로서 속도검출은 드럼모터(32)의 고정자에 붙어 있는 주파수발생기(FG) 패턴에서 발생하는 주파수발생기(FG)신호를 이용한다.9 is a block diagram of a speed detection circuit, in which speed detection uses a frequency generator (FG) signal generated in a frequency generator (FG) pattern attached to the stator of the drum motor (32).
이 주파수발생기(FG)신호는 증폭되어서 디지탈신호 프로세서(36)가 검출할 수 있는 티티엘(TTL) 레벨로 만들어진 다음 JK 플립플롭(42)의 클럭입력으로 들어가서, 이 주파수발생기(FG)신호가 온이되는 순간 플립플롭(42)의 출력이 바뀌게 하열 디지탈신호 프로세서(36)가 감지하게 된다.This frequency generator (FG) signal is amplified to a TTL level that the digital signal processor 36 can detect and then enters the clock input of the JK flip-flop 42, which turns on the frequency generator (FG) signal. At this moment, the lower digital signal processor 36 senses that the output of the flip-flop 42 is changed.
그러면 디지탈신호 프로세서(36)는 그 순간까지 2.5MHz의 기준클럭을 카운트한 값을 읽고 카운터(34)가 다시 처음부터 카운트하는 출력을 내보낸다.Then, the digital signal processor 36 reads the value of counting the 2.5 MHz reference clock until that moment and outputs an output that the counter 34 counts again from the beginning.
이상에서와 같이 본 발명은 디지탈 서보계의 실현을 위해 디지탈신호 프로세서를 사용하여 보다 정교한 제어가 가능하며, 디지탈신호 프로세서 시스템에서 보다 정교한 속도정보를 얻기 위해 종래의 방법처럼 샘플링시간이 고정되어 있는 것이 아니고, 주파수 발생기(FG)신호의 한 펄스에 의해 한번의 샘플링이 행해지도록 하여 디지탈 브이씨알 및 소프트웨어 서보에서도 사용가능하게 하는 효과가 있다.As described above, the present invention enables more precise control using a digital signal processor for realizing a digital servo system, and the sampling time is fixed as in the conventional method to obtain more accurate speed information in the digital signal processor system. In addition, there is an effect that the sampling is performed by one pulse of the frequency generator (FG) signal so that it can be used also in digital VRCs and software servos.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910013532A KR940004495B1 (en) | 1991-08-05 | 1991-08-05 | Speed control circuit for vcr |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910013532A KR940004495B1 (en) | 1991-08-05 | 1991-08-05 | Speed control circuit for vcr |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930004965A KR930004965A (en) | 1993-03-23 |
| KR940004495B1 true KR940004495B1 (en) | 1994-05-25 |
Family
ID=19318292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910013532A KR940004495B1 (en) | 1991-08-05 | 1991-08-05 | Speed control circuit for vcr |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940004495B1 (en) |
-
1991
- 1991-08-05 KR KR1019910013532A patent/KR940004495B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930004965A (en) | 1993-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6239890B2 (en) | ||
| US4581658A (en) | Variable speed picture reproducing apparatus for video tape recorder | |
| EP0009291B1 (en) | A device for indicating the position of a printer carriage | |
| KR960011212B1 (en) | Servomotor control device | |
| EP0077403A1 (en) | Speed detecting device | |
| KR940004495B1 (en) | Speed control circuit for vcr | |
| KR900002511B1 (en) | Speed detecting device | |
| JPH036459A (en) | Method for detecting number of rotations | |
| US4320496A (en) | Tone arm return systems for record player with eccentric spindle hole immunity | |
| US5304908A (en) | Quantizing error removing circuit for a rotational control device | |
| KR0185917B1 (en) | Capstan motor speed control device | |
| JPS5832412B2 (en) | Reference signal formation method for phase synchronization in rotation control system | |
| JPS61293496A (en) | Controller of sewing machine | |
| JPS5923196B2 (en) | Digital servo system | |
| JPS61210889A (en) | Motor drive controller | |
| JPS5810189Y2 (en) | magnetic recorder | |
| JPH07163173A (en) | Rotation control circuit for rotor | |
| JPS6329397U (en) | ||
| KR930014502A (en) | DC motor digital servo control circuit of video recording and playback processing equipment | |
| JP3364954B2 (en) | Drive control device | |
| JPS56166786A (en) | Speed controlling device for motor | |
| JPH0334692U (en) | ||
| JPS61177182A (en) | Motor controller | |
| JPH0512767A (en) | Cylinder controller of magnetic recording and reproducing device | |
| JPH01218379A (en) | Motor driving circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080319 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |