KR940003383Y1 - Rpm detection circuit of motor - Google Patents

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Abstract

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Description

모터의 회전속도 검출회로Motor Speed Detection Circuit

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 제1도의 파형도.2 is a waveform diagram of FIG.

제3도는 본 고안의 회로도.3 is a circuit diagram of the present invention.

제4도는 제3도의 파형도.4 is a waveform diagram of FIG.

제5도는 제3도의 PAL의 내부구성도.5 is an internal configuration diagram of the PAL of FIG.

본 고안은 모터에 직결된 회전식 엔코더로부터의 90°위상차를 갖는 두개의 정현파 신호를 순차적인 펄스열로 변환하고, 프로그래머블어레이 로직(PAL)을 사용하여 1회전당 8배, 4배 펄스 및 방향신호를 출력하도록한 모터의 회전속도 검출회로에 관한 것이다.The present invention converts two sinusoidal signals with a 90 ° phase difference from a rotary encoder directly connected to a motor into sequential pulse trains, and uses programmable array logic (PAL) to generate 8 times, 4 times pulses and direction signals per revolution. It relates to a rotational speed detection circuit of the motor to be output.

종래, 회전식 엔코더를 사용하여 모터의 회전속도를 검출하는 회로로서는 제1도에 도시된 바와 같이 회전식 엔코더로부터 90°위상차를 갖는 정현파 신호(A상, B상)를 입력하여 증폭하는 차동입력증폭기(1,2)와, 상기 정현판 신호(A상, B상)를 기준치와 비교하여 구형파로 만드는 비교기(3,4)와, 상기 비교기의 출력 및 이를 RC 시정수 만큼 지연시킨 신호를 배타 오어링하는 X-OR회로(5,6)와, X-OR회로(5,6)의 출력을 오어링하는 OR게이트(7), 모터의 회전방향을 검출하기 위하여 상기 A상 및 B상에 대한 비교기(3,4)의 출력을 각각 클럭 및 데이타 입력으로한 D플립플롭으로 구성되어 있다.Conventionally, as a circuit for detecting a rotational speed of a motor using a rotary encoder, as shown in FIG. 1, a differential input amplifier for inputting and amplifying sinusoidal signals (phases A and B) having a 90 ° phase difference from the rotary encoder ( 1,2) and comparators (3,4) which make the square wave by comparing the sinusoidal signals (A-phase, B-phase) with a reference value, and the output of the comparator and the signal delayed by RC time constants exclusively The X-OR circuits 5 and 6, the OR gate 7 to orient the outputs of the X-OR circuits 5 and 6, and the comparators for phases A and B to detect the rotational direction of the motor. The output of (3,4) is composed of D flip-flops with clock and data inputs, respectively.

회전식 엔코더로부터 출력된 90°위상차를 갖는 A상 또는 B상의 정현파 신호가 각각 차동입력증폭기(1,2)로 입력되고, 증폭기의 출력신호(A1, B1)는 비교기(3,4)의 비반전단자에 입력되어 기준전압과 비교되어, 구형파(A2,B2)가 형성된다. 상기 구형파(A2,B2)는 이 신호를 저항(R)과 콘덴서(C)에 의한 RC 시정수 만큼 지연된 신호(A'2,B'2)와 함께 X-OR회로(5,6)에 입력되어도 제2e 및 f도와 같은 펄스가 출력된다. 이 펄스신호(A3,B3)는 OR게이트(7)를 통하여 더해져서 4배의 펄스열을 형성한다. 모터의 회전방향은 상기 비교기의 출력신호(A2,B2)를 D플립플롭(8)의 클럭 및 데이타 단자에 연결하여 그 출력으로부터 방향신호를 얻을 수 있다.A phase or B phase sine wave signals having a 90 ° phase difference output from the rotary encoder are input to the differential input amplifiers 1 and 2, respectively, and the output signals A 1 and B 1 of the amplifier are respectively input to the comparators 3 and 4. Square waves A 2 and B 2 are formed by being input to the non-inverting terminal and compared with a reference voltage. The square waves A 2 and B 2 transmit this signal together with the signals A ' 2 and B' 2 delayed by RC time constants by the resistor R and the capacitor C, respectively. Even if inputted to, pulses such as 2e and f degrees are outputted. These pulse signals A 3 and B 3 are added through the OR gate 7 to form a quadruple pulse train. The direction of rotation of the motor can be obtained by connecting the output signals A 2 and B 2 of the comparator to the clock and data terminals of the D flip-flop 8 to obtain a direction signal from the output.

상기 설명한 종래의 장치는 4배의 펄스열을 얻기 때문에 단위시간 당 펄스수를 계산하여 속도를 계산하는 모터의 속도제어장치에 적용할 경우, 단위 시간당 펄스수가 적기 때문에 저속도에서는 모터의 제어성능이 떨어지는 문제가 있었다.Since the conventional apparatus described above obtains 4 times the pulse train, when applied to a speed control device of a motor that calculates the speed by calculating the number of pulses per unit time, the control performance of the motor is reduced at low speeds because the number of pulses per unit time is small. There was.

따라서 본 고안에서는 상기한 문제점을 해결하기 위하여 용도에 따라 8배 또는 4배의 펄스열을 출력케 함으로서, 모터가 저속회전시에도 모터의 속도 제어성능이 우수하도록 한 것이다.Therefore, in the present invention, to solve the above problems by outputting a pulse train of 8 times or 4 times according to the use, the motor speed control performance is excellent even at low speed rotation.

이와 같은 목적을 달성하기 위하여, 본 발명은 모터의 회전속도 검출회로에 있어서, 회전식 엔코더에서 출력된 A상 및 B상의 신호를 입력받아 소정의 직류 전압이 중첩된 정현파 신호를 출력하는 제1증폭기(11) 및 제2증폭기(12)와 ; 상기 정현파 신호의 1주기를 8등분하기 위해 비반전 단자에 직류전압이 공통으로 입력되는 제3증폭기(13)와 제4증폭기(14)와, 여기에서 반전단자가 접지된 상기 제3증폭기(13)의 출력이 상기 제4증폭기(14)의 반전단자에 접속되고 ; 상기 제1증폭기(11)의 출력값(a)과 상기 제3증폭기(13)의 출력값(c)를 비교하는 제1비교기(15)와 ; 상기 제3증폭기(13)의 출력값(a)와 상기 제4증폭기(14)의 출력값(d)를 비교하는 제2비교기(16)와 ; 상기 제2증폭기(12)의 출력값(b)과 상기 제3증폭기(13)의 출력값(c)을 비교하는 제3비교기(17)와 ; 상기 제2증폭기(12)의 출력값(b)과 상기 제4증폭기(14)의 출력값(d)을 비교하는 제4비교기(18)와 ; 상기 4개의 비교기(18,17,16,15)에서 출력되는 값(Bl,Bh,Al,Ah)을 2진수로 변환된 2비트 값(b0,b1)과, 1클럭 지연된 2비트 값(b'0,b'1)에 의해 4배 및 8배의 펄스열과, 2비트값(b0,b1)의 변환순서에 의한 방향값을 출력하는 논리회로(PAL)를 포함하는 모터의 회전속도 검출회로를 제공하고 있다.In order to achieve the above object, the present invention provides a first amplifier for receiving a phase A and B phase signals output from a rotary encoder and outputting a sine wave signal in which a predetermined DC voltage is superimposed ( 11) and second amplifier 12; A third amplifier 13 and a fourth amplifier 14 in which a DC voltage is commonly input to a non-inverting terminal for dividing one period of the sinusoidal signal into eight equal parts; and the third amplifier 13 having an inverting terminal grounded therein. Is connected to the inverting terminal of the fourth amplifier 14; A first comparator (15) for comparing the output value (a) of the first amplifier (11) and the output value (c) of the third amplifier (13); A second comparator (16) for comparing the output value (a) of the third amplifier (13) and the output value (d) of the fourth amplifier (14); A third comparator (17) for comparing the output value (b) of the second amplifier (12) and the output value (c) of the third amplifier (13); A fourth comparator (18) for comparing the output value (b) of the second amplifier (12) and the output value (d) of the fourth amplifier (14); 2-bit value (b 0 , b 1 ) obtained by converting the values (Bl, Bh, Al, Ah) output from the four comparators (18, 17, 16, 15) into binary numbers, and 2-bit value delayed by one clock. (b ' 0 , b' 1 ) of the motor comprising a logic circuit PAL that outputs a pulse sequence four times and eight times and a direction value in the conversion order of the two bit values b 0 and b 1 . A rotation speed detection circuit is provided.

이하 본 고안을 제3도 및 제4도에 의하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 3 and 4.

제3도는 본 고안의 회로도이고, 제4도는 제3도의 각 회로 각 부분에 대한 파형도이다.FIG. 3 is a circuit diagram of the present invention, and FIG. 4 is a waveform diagram of each part of the circuit of FIG.

본 고안은 제3도에 도시된 바와 같이, 모터에 부착된 회전식 엔코더로부터 출력된 A상 및 B상의 신호를 제1증폭기(11) 및 제2증폭기(12)에 입력하고, 증폭기의 양극단자에 +2.5V의 기준전압을 가하면 그 출력은 DC 2.5V가 증척된 정현파 신호(a,b)가 발생한다. 이 신호(a,b)는 제4a와 b도의 파형도와 같다.According to the present invention, as shown in FIG. 3, the A-phase and B-phase signals output from the rotary encoder attached to the motor are input to the first amplifier 11 and the second amplifier 12, and the positive terminal of the amplifier. When a + 2.5V reference voltage is applied, its output generates a sinusoidal signal (a, b) with a DC 2.5V extension. These signals a and b are the same as the waveform diagrams of the fourth and the b degrees.

제3증폭기(13)와 제4증폭기(14)의 비반전단자에는 직류전압(+2.5V)이 공통으로 입력되고, 제3증폭기(13)의 반전단자는 접지되고, 제4증폭기(14)의 반전단자에는 제3증폭기(13)의 출력이 연결되어 있다. 제3증폭기(13)와 제4증폭기(14)는 상기 정현파 신호(a,b)를 8등분하기 위한 것으로, 각각 2.5±△V의 일정신호(c,d)를 출력한다.DC voltage (+ 2.5V) is commonly input to the non-inverting terminals of the third amplifier 13 and the fourth amplifier 14, the inverting terminal of the third amplifier 13 is grounded, and the fourth amplifier 14 is connected. The output of the third amplifier 13 is connected to the inverting terminal of. The third and fourth amplifiers 13 and 14 are for dividing the sinusoidal signals a and b into eight equal parts and output constant signals c and d of 2.5 ± ΔV, respectively.

각 증폭기의 출력신호(a,b,c,d)는 비교기(15,16,17,18)를 통하여 서로 비교되는데 a신호와 c신호를 비교하여 Ah신호, a신호와 d신호를 비교하여 Al신호, b신호와 c신호를 비교하여 Bh신호, 그리고 b신호와 d신호를 비교하여 Bl신호등 4개의 펄스열을 만들어 PAL(19)에 입력된다.The output signals a, b, c, and d of each amplifier are compared with each other through the comparators 15, 16, 17, and 18. By comparing the a and c signals, the Ah signal, the a signal, and the d signal are compared. By comparing the signal, the b signal and the c signal, four pulse strings such as the Bh signal and the Bl signal are compared and input to the PAL 19 by comparing the B signal and the d signal.

제5도를 참조하여 PAL(19)의 내부구성을 이하 설명한다. PAL(19)은 제1논리부(19a)와 제2논리부(19d) 및 논리소자들의 집합으로서, 일련의 프로그램으로 구성된 논리부이다. 제1논리부(19a)는 1개의 비교기(15,16,17,18)에서 출력되는 Bl,Bh,Al,Ah의 펄스열 데이타에 따라 이들 데이타를 16진수로 변환시키는 16진 변환부와, 이 16진수를 2진수로 변환시키는 2진 변환부로 구성되어 있다.An internal configuration of the PAL 19 will be described below with reference to FIG. The PAL 19 is a collection of a first logic unit 19a, a second logic unit 19d, and logic elements, and is a logic unit composed of a series of programs. The first logic unit 19a includes a hexadecimal converter for converting these data into hexadecimal numbers according to the pulse string data of B1, Bh, Al, and Ah output from one comparator 15, 16, 17, and 18; It consists of a binary conversion unit that converts hexadecimal numbers into binary numbers.

제2논리부(19b)는 제1논리부(19a)에서 출력된 값이 제1D플립플롭(19d)에 통해 출력된 2진수의 1비트씩의 데이타값(b0,b1)과, 제2D플립플롭(19c)를 통해 1클럭 지연시킨 데이타값(b'0,b'1)를 입력받아 상기 데이타값(b0,b1,b'0,b'1)에 의해 4배, 8배의 펄스를 출력하고, (b0,b1)이 변하는 순서에 따라 모터의 회전방향을 출력하는 논리부이다.The second logic unit 19b includes a data value b 0 , b 1 of each binary number outputted from the first logic unit 19a by the first D flip-flop 19d, The data values b ' 0 and b' 1 are delayed by one clock through the 2D flip-flop 19c and 4 times by the data values b 0 , b 1 , b ' 0 and b' 1 . The logic unit outputs a double pulse and outputs the rotation direction of the motor in the order of changing (b 0 , b 1 ).

PAL(19)에 순차적으로 입력되는 Ah, Al, Bh, Bl의 펄스열과 제1논리부(19a)에서 16진수 및 2진수로 변환된 값을 아래표1에서 나타내었다. 이 데이타 일에는 제4c, d, e 및 f도의 파형도에서 도출되었다.The pulse strings of Ah, Al, Bh, and Bl sequentially input to the PAL 19 and the values converted into hexadecimal and binary numbers by the first logic unit 19a are shown in Table 1 below. This data day is derived from the waveform diagrams of the 4c, d, e and f degrees.

[표 1]TABLE 1

Ah, Al, Bh, Bl의 펄스열 데이타가 0→4→C→F→7→3→1로 순차적으로 바뀔때, 이 데이타를 비트 2개로 표현할 수 있는 데이타로 변환한다. 즉, O과 F는 0,4와 7은 1, C와 3은 2, D와 1은 3으로 변할 수 있도록 PAL(19) 내부의 제2논리부(19a)에 2진 변환부를 구성한다.When the pulse train data of Ah, Al, Bh, and Bl is sequentially changed from 0 → 4 → C → F → 7 → 3 → 1, this data is converted into data that can be represented by two bits. That is, O and F constitute a binary conversion unit in the second logic unit 19a inside the PAL 19 so that 0, 4 and 7 can be changed to 1, C and 3 can be changed to 2, and D and 1 can be changed to 3.

다음에 2논리부(19d)에서는 비트0(b0)과 비트1(b1) 및 이들을 1클럭 지연시킨 신호(b'0,b'1)를 입력으로하여 b'0과b'1가 1클럭전의 b'0와 b'1의 상태를 유지한다. 이러한 상태는 b'0과 b'1이 00→01→10→11로 움직일때 생겨서 00→01→10→11 변화때마다 펄스를 만들면 입력 A,B상의 정현파 신호 1주기에 8개의 펄스열을 얻어 결국 8배의 펄스열을 얻게된다.Next, in the logic unit 19d, bit 0 (b 0 ) and bit 1 (b 1 ) and the signals b ' 0 and b' 1 delayed by one clock are input as b ' 0 and b' 1 . Maintain b ' 0 and b' 1 state before one clock. This condition occurs when b ' 0 and b' 1 move from 00 → 01 → 10 → 11. If you make a pulse for every 00 → 01 → 10 → 11 change, you get 8 pulse trains in one period of sinusoidal signal on input A and B. Eventually you will get 8 times the pulse train.

그리고 방향은 b'0,b'1이 00→01→10→11로 움직일때 정방향을 나타내는 신호, 예를 들면 1신호를 만들고, 11→10→01→11으로 움직일때 역방향을 나타내는 신호, 즉 0신호를 만든다. 이러한 8배 펄스 및 방향신호를 b0,b1,b'0,b'1를 사용한 논리식으로 구성한다.The direction is a signal indicating a positive direction when b ' 0 , b' 1 moves from 00 → 01 → 10 → 11, for example, 1 signal, and a signal indicating reverse direction when moving from 11 → 10 → 01 → 11. Create a zero signal. The 8-fold pulse and the direction signal are constructed by a logic equation using b 0 , b 1 , b ' 0 , b' 1 .

상기 설명한 본 고안에 따라서 모터의 속도 검출회로를 구성하면 엔코더로부터 출력된 정현파 신호를 8배 펄스열로 만들어 속도를 검출하기 때문에 모터가 저속 회전중에도 정확한 속도제어를 행할 수 있으며, 또한 PAL 내부에는 안전 휴즈를 절단할 수 있도록 함으로서 PAL 내부 프로그램의 복사를 방지할 수 없는 효과가 있다.According to the present invention, the speed detection circuit of the motor is configured to detect the speed by making the sine wave signal output from the encoder into an 8 times pulse train, so that the speed control can be precisely performed even during the low speed rotation of the motor. By enabling the truncation, the copying of the PAL internal program cannot be prevented.

Claims (1)

모터의 회전속도 검출회로에 있어서, 회전식 엔코더에서 출력된 A상 및 B상의 신호를 입력받아 소정의 직류 전압이 중첩된 정현파 신호를 출력하는 제1증폭기(11)및 제2증폭기(12)와 ; 상기 정현파 신호의 1주기를 8등분하기 위해 비반전 단자에 직류전압이 공통으로 입력되는 제3증폭기(13)와 제4증폭기(14)와, 여기에서 반전단자가 접지된 상기 제3증폭기(13)의 출력이 상기 제4증폭기(14)의 반전단자에 접속되고 ; 상기 제1증폭기(11)의 출력값(a)과 상기 제3증폭기(13)의 출력값(c)를 비교하는 제1비교기(15) ; 상기 제3증폭기(13)의 출력값(a)과 상기제4증폭기(14)의 출력값(d)를 비교하는 제2비교기(16) ; 상기 제2증폭기(12)의 출력값(b)과 상기 제3증폭기(13)의 출력값(c)를 비교하는 제3비교기(17) ; 상기 제2증폭기(12)의 출력값(b)과 상기 제4증폭기(14)의 출력값(d)를 비교하는 제4비교기(18)와 ; 상기 4개의 비교기(18,17,16,15)에서 출력되는 값(Bl,Bh,Al,Ah)을 2진수로 변환된 2비트 값(b0,b1)과 1클럭 지연된 2비트 값(b'0,b'1)에 의해 4배 및 8배의 펄스열과, 2비트값(b0,b1)의 변환순서에 의한 방향값을 출력하는 논리회로(PAL)를 포함하는 모터의 회전속도 검출회로.A motor speed detecting circuit comprising: a first amplifier (11) and a second amplifier (12) for receiving a phase A and B phase signals output from a rotary encoder and outputting a sine wave signal in which a predetermined DC voltage is superimposed; A third amplifier 13 and a fourth amplifier 14 in which a DC voltage is commonly input to a non-inverting terminal for dividing one period of the sinusoidal signal into eight equal parts; and the third amplifier 13 having an inverting terminal grounded therein. Is connected to the inverting terminal of the fourth amplifier 14; A first comparator (15) for comparing the output value (a) of the first amplifier (11) and the output value (c) of the third amplifier (13); A second comparator (16) for comparing the output value (a) of the third amplifier (13) and the output value (d) of the fourth amplifier (14); A third comparator (17) for comparing the output value (b) of the second amplifier (12) with the output value (c) of the third amplifier (13); A fourth comparator (18) for comparing the output value (b) of the second amplifier (12) and the output value (d) of the fourth amplifier (14); The two bit values b 0 , b 1 converted from binary values B1, Bh, Al, and Ah output from the four comparators 18, 17 , 16 , and 15 and the one-bit delayed 2-bit value ( rotation of the motor including a logic sequence PAL which outputs a pulse sequence four times and eight times by b ' 0 , b' 1 ) and a direction value in the conversion order of the two bit values b 0 , b 1 . Speed detection circuit.
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