KR940000512B1

KR940000512B1 - Bit-line array of a semiconductor memory device

Info

Publication number: KR940000512B1
Application number: KR1019910014270A
Authority: KR
Inventors: 남가표
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-08-19
Filing date: 1991-08-19
Publication date: 1994-01-21
Also published as: KR930005194A

Abstract

The memory array connects a pair of bit lines to face each other connected with the first or the second group of an amplifier circuit, and arranges in turn a pair of bit lines which is connected to the first group of an amplifier circuit and the second group of an amplifier circuit respectively. The array has advantages that the replacing effect of reduntant bit line caused by a defect of a bit line is doubled and the array can be applied to the conventional semiconductor memory device.

Description

Bit line arrangement method of semiconductor memory device

제1도는 종래 기술에 의한 비트라인 배열 방법.1 is a bit line arrangement method according to the prior art.

제2도는 본 발명에 의한 비트라인 배열 방법.2 is a bit line arrangement method according to the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리던던트 비트라인의 대체 효과가 극대화된 비트라인의 배열 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a method of arranging bit lines in which replacement effects of redundant bit lines are maximized.

반도체 메모리 장치의 고집적화 추세는 노멀 메모리 어레이내의 불량셀 발생시에 그것을 대체하기 위한 리던던트 메모리 어레이의 탑재를 필수적인 요소로 만들어 왔다. 상기 리던던트 메모리 어레이에는 소정 갯수를 가지는 비트라인의 상기 노멀 메모리 어레이의 불량한 메모리 셀이 포함된 비트라인을 대체하기 위하여 구비되며, 이는 설계시에 고집적 및 고속센싱 동작등에 적합하도록 배열된다.The trend toward higher integration of semiconductor memory devices has made it essential to mount redundant memory arrays to replace defective cells in normal memory arrays. The redundant memory array is provided to replace a bit line including a bad memory cell of the normal memory array having a predetermined number of bit lines, which is arranged to be suitable for high integration and high speed sensing operation and the like at design time.

종래의 비트라인 배열 방법을 제1도에 도시하였다.A conventional bit line arrangement method is shown in FIG.

상기 제1도에 도시한 회로는 칩(chip)내에 존재하는 다수개의 메모리 어레이 블록의 일부분을 나타낸 것이며, 상기 제1도의 다른 메모리 어레이도 상기 제1도의 구성과 동일함을 알아두기 바란다. 상기 제1도 회로의 구성은, 도시된 바와 같이 하나의 증폭회로(즉, A쪽 센스앰프)에 연결된 비트라인을 다른 증폭회로(즉, B쪽 센스앰프)에 연결된 비트라인과 교차시키며 배열된 구성으로 이는 레이아웃(layout) 면적을 감소시키기 위함이며 이는 이 분야에 잘 알려진 사실이다. 또한 노멀 어레이 (100')의 비트라인 배열 방법과 동일하게 리던던트 어레이 (100'-a')의 비트라인 배열 방법도 구성된다. 그러나 상기와 같은 구조에서는 상기의 각 비트라인 끼리의 미세한 접촉(이는 공정상의 결함시에 발생되는 것으로 예를들어 먼지나 입자등 불순물의 침투 또는 깨끗하지 못한 공정등에서 유발된다.)으로 인하여 상기 비트라인의 불량이 fl블록과 같이 발생하였을 경우, 상기 불량이 서로 다른 증폭회로(A쪽 센스앰프와 B쪽 센스앰프)에 연결된 비트라인 끼리의 접촉이므로 리던던트 비트라인으로 대체할시에 모두 2개의 비트라인 쌍의 교체가 이루어져야 한다. 이것은 한개의 리던던트 비트라인 블록(100'-a')이 담당하는 노멀 어레이(100')내 비트라인의 총갯수로 볼 때, 하나의 결함으로 인하여 리던던트 비트라인으로 대체되는 수에 있어서 매우 불합리하게 된다. 따라서 본 발명의 목적은, 공정상의 결함등으로 인한 비트라인의 불량시에, 상기 비트라인을 리던던트 비트라인으로의 대체 효과가 극대화되는 비트라인 배열 방법을 제공함에 있다.Note that the circuit shown in FIG. 1 represents a part of a plurality of memory array blocks existing in a chip, and the other memory array of FIG. 1 is the same as that of FIG. As shown in FIG. 1, the configuration of the circuit of FIG. In construction this is intended to reduce the layout area, which is well known in the art. In addition, similarly to the bit line arrangement method of the normal array 100 ', the bit line arrangement method of the redundant array 100'-a' is also configured. However, in the above structure, the bit line is caused by the minute contact between the bit lines (this occurs when a process defect occurs, for example, due to infiltration of impurities such as dust or particles or an unclean process). If a bad block occurs as a fl block, since the bad contact between bit lines connected to different amplifying circuits (a sense amplifier on the A side and a sense amplifier on the B side), the two bit lines are replaced when the redundant bit lines are replaced. The pair must be replaced. This is very unreasonable in terms of the number of bit lines in the normal array 100 'that one redundant bit line block 100'-a' is replaced with redundant bit lines due to one defect. do. Accordingly, an object of the present invention is to provide a bit line arrangement method in which the effect of replacing the bit line with a redundant bit line is maximized when the bit line is defective due to a process defect or the like.

상기 본 발명의 목적을 달성하기 위하여 본 발명은 메모리 셀의 컬럼 방향으로 이웃하게 위치하는 제1 및 제2그룹의 증폭회로를 구비하는 다수개의 메모리 어레이 블록으로 구성되는 반도체 메모리 장치에 있어서, 상기 제1또는 제2그룹의 증폭회로에 접속되는 한쌍의 비트라인 끼리는 서로 마주보도록 접속하고, 상기 제1그룹의 증폭회로에 접속되는 쌍으로 이루어진 비트라인 각각과 상기 제2그룹의 증폭회로에 접속되는 쌍으로 이루어진 비트라인 각각이 서로 교대로 배치되게 하는 비트라인 배열 방법임을 특징으로 한다.In order to achieve the object of the present invention, the present invention is a semiconductor memory device comprising a plurality of memory array block having a first and a second group of amplification circuits located adjacent to the column direction of the memory cell, A pair of bit lines connected to one or a second group of amplification circuits face each other, and a pair of bit lines each consisting of a pair connected to the amplification circuit of the first group and a pair of amplification circuits of the second group. Characterized in that it is a bit line arrangement method so that each of the bit lines consisting of the alternately arranged.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 본 발명에 의한 비트라인 배열 방법을 제2도에 도시하였다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. The bit line arrangement method according to the present invention is shown in FIG.

상기 제2도에 도시한 본 발명에 의한 회로는 칩내에 존재하는 다수개의 메모리 어레이 블록의 일부분을 나타낸 것으로, 그이외의 것은 공지된 사항으로 생략하였으며, 상기 제2도 회로외의 다른 메모리 어레이도 상기 제2도의 구성과 동일함을 알아두기 바란다. 상기 제2도의 구성에서 A 및 B그룹의 증폭회로에 접속되는 한쌍의 비트라인 끼리는 서로 마주보도록 배치 접속된다. 그리고 상기 A그룹의 증폭회로에 접속되는 쌍으로 이루어진 비트라인 각각과 상기 B그룹의 증폭회로에 접속되는 쌍으로 이루어진 비트라인 각각이 서로 교대로 배치되는 구성이다. 또한 리던던트 어레이(100-a)내의 구성도 노멀 어레이(100)의 비트라인 배열 방법과 동일하게 구성된다.The circuit according to the present invention shown in FIG. 2 shows a part of a plurality of memory array blocks existing in a chip, and the others are omitted as well known. Also, other memory arrays other than the circuit of FIG. Note that the configuration is the same as that of FIG. In the configuration of FIG. 2, a pair of bit lines connected to the amplification circuits of the A and B groups are arranged to face each other. Each of the bit lines formed by the pairs connected to the amplification circuits of the group A and the bit lines formed by the pairs connected to the amplification circuits of the group B are alternately arranged. In addition, the configuration in the redundant array 100-a is configured in the same manner as the bit line arrangement method of the normal array 100.

상기와 같은 본 발명에 의한 구조에서는 예를들어 공정상의 결함으로 비트라인 끼리의 접촉이 발생하여 비트라인 불량이 발생하여도 서로 다른 증폭회로에 연결된 비트라인 끼리의 접촉으로 인한 비트라인 불량이 발생할 확률은 상기 제1도와 같은 종래 기술에 비하여 1/2로 줄어든다. 즉, 서로 다른 증폭회로에 접속된 비트라인 끼리의 불량 발생시에는 종래 기술과 동일하게 리던던트 비트라인을 대체시에 모두 2개의 비트라인 쌍의 교체가 이루어져야 하지만, 예를들어 점선블록 Fl과 같이 동일한 증폭회로에 접속된 비트라인 끼리의 접촉으로 인한 비트라인 불량이 발생할시에는 상기 리던던트 비트라인을 대체시에 한개의 비트라인 쌍의 교체로 충분하게 된다. 따라서 같은 수의 리던던트 비트라인으로 대체할 수 있는 노멀 비트라인의 수는 두배가 될 수 있다. 또한 레이아웃(layout) 면에서도 단순히 비트라인의 연결만 교환하면 되므로 본 발명과 같은 셀 구조를 가지는 형태의 메모리 장치에서는 본 발명의 실시가 용이하게 이루어진다. 상기 제2도에 도시한 본 발명에 의한 비트라인 배열 방법은, 메모리 어레이 블록내에 상기와 같은 구조가 다수개 존재하는 메모리 어레이 (즉 A그룹, B그롭외에 다른 증폭회로 그룹이 동일한 메모리 어레이 블록내에 다수개 존재하는 메모리 어레이)에도 도시된 것과 동일하게 실시할 수 있음을 알아야 할 것이다.In the structure according to the present invention as described above, even if a bit line defect occurs due to a process defect, for example, the probability that a bit line defect occurs due to a contact between bit lines connected to different amplifier circuits occurs. Is reduced to 1/2 compared to the prior art as shown in FIG. That is, when the bit lines connected to different amplification circuits are defective, the two bit line pairs must be replaced when the redundant bit lines are replaced in the same manner as in the prior art. When a bit line failure occurs due to contact between bit lines connected to a circuit, replacement of one bit line pair is sufficient when replacing the redundant bit line. Therefore, the number of normal bit lines that can be replaced by the same number of redundant bit lines can be doubled. In addition, the layout of the memory device having the same cell structure as that of the present invention can be easily implemented because only the connection of the bit lines needs to be replaced. In the bit line arrangement method according to the present invention shown in FIG. It will be appreciated that a plurality of existing memory arrays may be implemented in the same manner as illustrated.

상술한 바와 같이 본 발명에 의한 비트라인 배열 방법은 비트라인 구조의 변경만으로 비트라인 결함으로 인한 리던던트 비트라인 대체 효과를 두배로 할 수 있으며 기존의 반도체 메모리 장치에 용이하게 실시할 수 있는 잇점이 있다.As described above, the bit line arrangement method according to the present invention can double the redundant bit line replacement effect due to bit line defects only by changing the bit line structure, and can be easily implemented in a conventional semiconductor memory device. .

Claims

A semiconductor memory device comprising a plurality of memory array blocks having first and second groups of amplification circuits located next to each other in a column direction of a memory cell, comprising: a pair connected to the first or second group of amplification circuits. Bit lines are connected to face each other, and each bit line formed of a pair connected to the amplification circuit of the first group and each bit line formed of a pair connected to the amplification circuit of the second group are alternately arranged And a line array method.

The semiconductor memory array of claim 1, wherein the bit line arrangement method is equally applied to a redundant array.