KR930017304A - Decoder circuit - Google Patents

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KR930017304A
KR930017304A KR1019920020454A KR920020454A KR930017304A KR 930017304 A KR930017304 A KR 930017304A KR 1019920020454 A KR1019920020454 A KR 1019920020454A KR 920020454 A KR920020454 A KR 920020454A KR 930017304 A KR930017304 A KR 930017304A
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KR
South Korea
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decoder circuit
output
decoder means
outputs
decoder
Prior art date
Application number
KR1019920020454A
Other languages
Korean (ko)
Inventor
시주오 쪼
Original Assignee
고스기 노부미쓰
오끼뎅끼 고오교오 가부시끼가이샤
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

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  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Static Random-Access Memory (AREA)

Abstract

동작시의 소비전류가 큰 문제와 동작스피드가 늦인 문제를 제거하고 소비전류가 적고 또한 동작스피드가 빠른 디코더 회로를 제공하는 것이다.It is possible to provide a decoder circuit which eliminates the problem of large current consumption during operation and a problem of late operating speed and low current consumption and fast operating speed.

제1도는 본 발명에 의한 디코더 회로의 실시예를 표시하는 회로도다.1 is a circuit diagram showing an embodiment of a decoder circuit according to the present invention.

제2도는 디코더 회로는 NAND10∼NAND1m와 INV10∼INV1m에 의해 구성되어 있다.2, the decoder circuit is composed of NAND10 to NAND1m and INV10 to INV1m.

또, 제2의 디코더 회로는 NAND00∼NAND03와 INV00∼INV03에 의해 구성되어 있다.The second decoder circuit is composed of NAND00 to NAND03 and INV00 to INV03.

다시, 단위 디코더회로 DCM은 제1의 디코더 회로와 제2의 디코더 회로와의 출력의 교점에 매트릭스 상으로 배치되어 있다.Again, the unit decoder circuit DCM is arranged in a matrix at the intersection of the outputs of the first decoder circuit and the second decoder circuit.

제1의 디코더 회로는 NAND출력 - D0∼Dm와 INV출력 D0∼Dm에 의해 단위 디코더 회로 DCM의 트랜스퍼 게이트를 구동하고, 구동된 DCM는 제2의 디코더 회로로부터의 출력을 출력신호로서 출력한다.The first decoder circuit drives the transfer gate of the unit decoder circuit DCM with the NAND outputs-D0-Dm and the INV outputs D0-Dm, and the driven DCM outputs the output from the second decoder circuit as an output signal.

Description

디코더 회로Decoder circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명에 의한 디코더 회로의 실시예를 표시하는 회로도, 제2도는 제1도의 실시예에 있어서 동작예를 설명하는 타이밍 챠트.1 is a circuit diagram showing an embodiment of a decoder circuit according to the present invention, and FIG. 2 is a timing chart illustrating an operation example in the embodiment of FIG.

Claims (1)

어드레스 신호를 입력하여, 이 어드레스 신호로 지정된 출력신호를 출력하는,i개의 어드레스 입력을 가지는 디코더 회로에 있어서, 2i가닥의 출력선을 가지고, 입력한 어드레스 신호에 따라서 이 2i가닥의 출력선 중 어느 1가닥을 선택하는 제2의 디코더 수단과, 상기 제1 및 제2의 디코더 수단의 출력선에 의해 형성되는 2i행 2k열의 매트릭스의 교점에 각각 배설되는 단위 디코더 수단과를 가지며, 상기 제1의 디코더 수단의 출력선수 2i는 상기 제2의 디코더 수단의 출력선수 2k보다도 많고, 상기 i,k,j와의 사이에는 i=k+j의 관계를 가지며, 상기 단위 디코더 수단은 상기 제1의 디코더 수단의 출력과 상기 제1의 디코더 수단의 출력의 반전출력을 게이트 입력하는 상보형 트랜스퍼 게이트와, 상기 제1의 디코더 수단의 출력을 게이트 입력하는 트랜지스터와를 가지며, 상기 단위 디코더 수단은 제1의 디코더 수단의 출력에 의해 상기 트랜스퍼 게이트가 구동되면, 제2의 디코더 수단에서 입력한 신호를 상기 출력 신호로서 출력하는 것을 특징으로 하는 디코더 회로.2. A decoder circuit having i address inputs for inputting an address signal and outputting an output signal designated by the address signal, whereiniWith the output line of the strands, this 2iSecond decoder means for selecting any one of the strand output lines, and two formed by the output lines of the first and second decoder means.iline 2kUnit decoder means disposed at the intersections of the matrixes of the columns, respectively, and having an output player 2 of said first decoder means.iIs the output player 2 of the second decoder means.kMore than, and i, k, j have a relationship of i = k + j, and the unit decoder means gate-inputs the output of the first decoder means and the inverted output of the output of the first decoder means. A complementary transfer gate, and a transistor for gate-inputting the output of the first decoder means, wherein the unit decoder means, when the transfer gate is driven by the output of the first decoder means, performs a second decoder means. And outputs a signal input from the signal as the output signal. 참고사항 : 최초출원 내용에 의하여 공개하는 것임.Note: The disclosure is based on the original application.
KR1019920020454A 1992-01-23 1992-11-02 Decoder circuit KR930017304A (en)

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