Claims (27)
여러개의 워드선, 여러개의 데이타선, 여러개의 소오스선 및 여러개의 메모리셀을 구비한 메모리어레이를 갖고, 상기 메모리셀은 그 컨트롤전극이 상기 워드선에 결합되고, 그 드레인전극이 상기 데이타선에 결합되고, 상기 메모리어레이는 여러개의 메모리블럭을 분할되고, 상기 워드선은 상기 여러개의 메모리블럭에 걸쳐서 연장되고, 상기 소오스선을 상기 메모리블럭마다 상기 메모리블럭내의 메모리셀의 소오스전극에 공통으로 결합되고, 상기 워드선 및 상기 소오스선의 전위변화에 의해 전기적으로 소거 및 라이트가 가능한 반도체기억장치에 있어서, 또 상기 소오스선에 선택적으로 전위를 공급하는 수단을 갖고, 상기 수단은 상기 메모리셀중 어느것인가로 라이트를 실행할때에 상기 라이트가 실행도는 메모리셀이 속하는 메모리블럭의 소오스선에 제1의 전위를 부여하고, 상기 라이트가 실행되는 메모리셀이 속하지 않는 메모리블럭의 소오스선에 제2의 전위를 부여하고, 상기 여러개의 메모리셀중 어느것인가를 소거하는 경우에는 소거를 실행하는 메모리셀이 속하는 메모리블럭의 소오스선에 제3의 전위를 부여하도록 구성되는 것을 특징으로 하는 반도체기억장치.And a memory array having a plurality of word lines, a plurality of data lines, a plurality of source lines, and a plurality of memory cells, wherein the control electrode is coupled to the word line, and the drain electrode is connected to the data line. The memory array is divided into a plurality of memory blocks, the word line extends over the plurality of memory blocks, and the source line is commonly coupled to the source electrode of a memory cell in the memory block for each memory block. And a semiconductor memory device capable of being electrically erased and written by a potential change of the word line and the source line, and further comprising means for selectively supplying a potential to the source line, wherein the means is any one of the memory cells. When a low write is executed, the memory block to which the memory cell to which the write is executed belongs. When the first potential is applied to the source line, the second potential is applied to the source line of the memory block to which the memory cell in which the write is to be executed does not belong, and the erase is executed when any one of the memory cells is erased. And a third potential applied to a source line of a memory block to which the memory cell belongs.
특허청구의 범위 제1항에 있어서, 상기 제2의 전위는 상기 메모리셀중 어느것인가로 라이트를 실행할때 상기 라이트가 실행되지 않는 메모리셀의 컨트롤게이트전극과 소오스전극 간의 전위차를 감소시키는 전위인 것을 특징으로 하는 반도체기억장치.The method of claim 1, wherein the second potential is a potential that reduces the potential difference between the control gate electrode and the source electrode of the memory cell in which the write is not executed when any of the memory cells is executed. A semiconductor memory device characterized in that.
특허청구의 범위 제1항에 있어서, 상기 반도체기억장치는 메모리셀에 정보를 라이트하는 경우에 상기 메모리셀의 컨트롤게이트전극이 결합된 워드선에 소정의 전위를 부여한 것이고, 상기 제2의 전위는 상기 워드선의 전위보다도 작으며, 상기 제1의 전위보다도 크게 되는 것을 특징으로 하는 반도체 기억장치.2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device applies a predetermined potential to a word line to which a control gate electrode of the memory cell is coupled when writing information to the memory cell. And smaller than the potential of the word line and larger than the first potential.
특허청구의 범위 제1항에 있어서, 상기 제1의 전위는 회로의 접지전위로 되고, 상기 제2의 전위는 약3V로 되며, 상기 제3의 전위는 약12V로 되는 것을 특징으로 하는 반도체기억장치.2. The semiconductor memory according to claim 1, wherein the first potential is the ground potential of the circuit, the second potential is about 3V, and the third potential is about 12V. Device.
여러개의 워드선, 여러개의 데이타선, 여러개의 소오스선 및 여러개의 메모리셀을 구비한 메모리어레이를 갖고, 상기 메모리셀은 그 컨트롤전극이 상기 워드선에 결합되고, 그 드레인전극이 상기 데이타선에 결합되고, 상기 메모리어레이는 여러개의 메모리블럭으로 분할되고, 상기 워드선은 상기 여러개의 메모리 블럭에 걸쳐서 연장되고, 상기 소오스선은 상기 메모리블럭마다 상기 메모리블럭내의 메모리셀의 소오스전극에 공통으로 결합되고, 상기 워드선 및 상기 소오스선의 전위변화에 의해 전기적으로 소거 및 라이트가 가능한 반도체기억장치에 있어서, 또 바이어스전압을 발생하는 제1의 수단 및 상기 소오스선에 선택적으로 전위를 공급하는 제2의 수단을 갖고, 상기 제1의 수단은 외부에서 전원전압을 받고, 상기 전원전압의 변동에 의존하지 않는 일정전압을 발생하고, 상기 제2의 수단은 상기 메모리셀중 어느것인가로 라이트를 실행하는 경우에 상기 라이트가 실행되는 메모리셀이 속하는 메모리블럭이외의 메모리블럭의 소오스선에 상기 일정전압을 공급하는 것을 특징으로 하는 반도체기억장치.And a memory array having a plurality of word lines, a plurality of data lines, a plurality of source lines, and a plurality of memory cells, wherein the control electrode is coupled to the word line, and the drain electrode is connected to the data line. And the memory array is divided into a plurality of memory blocks, the word lines extend over the plurality of memory blocks, and the source lines are commonly coupled to source electrodes of memory cells in the memory blocks for each of the memory blocks. A semiconductor memory device capable of being electrically erased and written by a potential change of the word line and the source line, further comprising: first means for generating a bias voltage and second supply for selectively supplying a potential to the source line; Means, the first means being externally supplied with a power supply voltage and dependent on the variation of the power supply voltage Generates a constant voltage, and the second means supplies the constant voltage to a source line of a memory block other than a memory block to which the memory cell to which the write is to be executed when writing to any of the memory cells. A semiconductor memory device, characterized in that.
특허청구의 범위 제5항에 있어서, 상기 제1의 수단이 발생하는 일정전압은 라이트가 실행되지 않은 메모리셀의 컨트롤게이트전극과 소오스전극의 전위차를 작게하는 값인 것을 특징으로 하는 반도체기억장치.6. The semiconductor memory device according to claim 5, wherein the constant voltage generated by the first means is a value that decreases the potential difference between the control gate electrode and the source electrode of the memory cell in which writing is not performed.
특허청구의 범위 제6항에 있어서, 또, 상기 제2의 수단은 상기 메모리셀중 어느것인가로 라이트를 실행하는 경우에 상기 라이트가 실행되는 메모리셀이 속하는 메모리 블럭의 소오스선에는 회로의 접지전위를 부여하고, 상기 메모리셀중 어느 것인가를 소거하는 경우에는 상기 소거되는 메모리셀이 속하는 메모리블럭의 소오스선에 소정의 고전위를 공급하는 것을 특징으로 하는 반도체기억장치.7. The ground potential of the circuit according to claim 6, wherein the second means uses a source line of a memory block to which a memory cell to which the write is executed when writing to any of the memory cells. And a predetermined high potential is supplied to a source line of a memory block to which the erased memory cell belongs when erasing any of the memory cells.
특허청구의 범위의 제5항 내지 제7항중 어느 한 항에 있어서, 상기 제2의 수단은 제너다이오드를 갖고, 상기 제너다이오드는 그 한쪽의 전극이 접저전위로 되고, 다른쪽의 전극이 외부전원전압을 받도록 되고, 상기 제너다이오드가 형성하는 전압을 저항수단에 의해 분압하는 것에 의해 상기 일정전압을 얻는 것을 특징으로 하는 반도체기억장치.8. A method according to any one of claims 5 to 7, wherein the second means has a zener diode, wherein the zener diode has one electrode of which is a ground potential, and the other electrode is an external power source. And a constant voltage is obtained by dividing the voltage formed by the zener diode by resistance means.
특허청구의 범위 제5항 내지 제7항중 어느 한 항에 있어서, 상기 제2의 수단은 제1의 전원과 제2의 전원사이에 직렬로 결합된 제너다이오드, 제1의 MOSFET 및 제2의 MOSFET를 갖고, 상기 제1의 MOSFET는 외부에서의 제어신호에 의해 스위치 제어되고, 상기 제2의 MOSFET는 그 게이트전극이 드레인전극과 접속된 다이오드형태로 되고, 또 제1의 저항, 제2의 저항 및 제3의 MOSFET를 갖고, 상기 제1의 저항 및 제2의 저항은 상기 제2의 MOSFET의 드레인전극과 상기 제2의 전원사이에 직렬로 결합되고, 상기 제3의 MOSFET는 그 게이트전극이 상기 제1 및 제2의 저항의 접속점에 결합되며, 상기 제3의 MOSFET의 소오스폴로워출력을 상기 일정전압으로 하는 바이어스발생회로를 포함하는 것을 특징으로 하는 반도체기억장치.8. The method of claim 5, wherein the second means comprises a zener diode, a first MOSFET and a second MOSFET coupled in series between a first power supply and a second power supply. Wherein the first MOSFET is switched controlled by an external control signal, and the second MOSFET is in the form of a diode whose gate electrode is connected to the drain electrode, and has a first resistor and a second resistor. And a third MOSFET, wherein the first resistor and the second resistor are coupled in series between the drain electrode of the second MOSFET and the second power supply, wherein the third MOSFET is connected to the gate electrode thereof. And a bias generation circuit coupled to the connection point of the first and second resistors, the bias generation circuit having a source follower output of the third MOSFET as the constant voltage.
여러개의 워드선, 여러개의 데이타선, 여러개의 소오스선 및 여러개의 메모리셀을 구비한 메모리어레이를 갖고, 상기 메모리셀은 그 컨트롤전극이 상기 워드선에 결합되고, 그 드레인전극이 상기 데이타선에 결합되고, 상기 메모리어레이는 여러개의 메모리블럭으로 분할되고, 상기 워드선은 상기 여러개의 메모리블럭에 걸쳐서 연장되고, 상기 소오스선은 상기 메모리블럭마다 상기 메모리블럭내의 메모리셀의 소오스전극에 공통으로 결합되고, 상기 워드선 및 상기 소오스선의 전위변화에 의해 전기적으로 소거 및 라이트가능한 반도체기억장치에 있어서, 또 상기 소오스선에 선택적으로 전위를 공급하는 수단 및 외부에서 어드레스신호 및 외부제어신호를 받는 제어수단을 갖고, 상기 제어수단은 상기 메모리셀중 어느것인가로 라이트를 실행할때에 상기 라이트가 실행되는 메모리셀이 속하는 메모리블럭의 소오스선에는 제1의 전위를 부여하고, 상기 라이트가 실행되는 메모리셀이 속하지 않는 메모리블럭의 소오스선에는 제2의 전위를 부여하고, 상기 여러개의 메모리셀중 어느것인가를 소거하는 경우에는 소거를 실행하는 메모리셀이 속하는 메모리블럭의 소오스선에 제3의 전위를 부여하도록 상기 수단을 제어하는 것을 특징으로 하는 반도체 기억장치.And a memory array having a plurality of word lines, a plurality of data lines, a plurality of source lines, and a plurality of memory cells, wherein the control electrode is coupled to the word line, and the drain electrode is connected to the data line. And the memory array is divided into a plurality of memory blocks, the word line extends over the plurality of memory blocks, and the source line is commonly coupled to the source electrodes of memory cells in the memory block for each of the memory blocks. And a means for selectively supplying a potential to the source line and a control means for receiving an address signal and an external control signal externally in the semiconductor memory device capable of being electrically erased and written by a potential change of the word line and the source line. Wherein the control means executes writing to any of the memory cells. A first potential is applied to a source line of a memory block to which the memory cell on which the write is executed is applied, and a second potential is applied to a source line of a memory block to which the memory cell on which the write is executed does not belong. And in the case of erasing any of the memory cells, the means is controlled to apply a third potential to the source line of the memory block to which the memory cells to be erased belong.
특허청구의 범위 제10항에 있어서, 상기 제어수단은, 어드레스신호를 받고, 상기 여러개의 메모리블럭에서 상기 어드레스신호에 대응한 메모리블럭을 선택하는 블럭선택신호를 발생하고, 외부제어신호를 받고, 라이트모드인 것을 표시하는 라이트제어신호 및 소거모드인 것을 표시하는 소거제어신호를 발생하고, 상기 수단은 상기 블럭선택신호, 라이트제어신호 및 소거제어신호를 받고, 상기 라이트제어신호가 라이트모드인 것을 나타내는 경우에 상기 블럭선택신호에 의해 선택된 메모리블럭에는 제1의 전위를 공급하고, 선택되지 않은 메모리블럭에는 제2의 전위를 공급하고, 상기 소거제어신호에 의해 소거모드가 표시되어 있는 경우에는 상기 공통소오스선에 제3의 전위를 공급하는 것을 특징으로 하는 반도체기억장치.The apparatus of claim 10, wherein the control means receives an address signal, generates a block selection signal for selecting a memory block corresponding to the address signal from the plurality of memory blocks, and receives an external control signal, Generating a light control signal for indicating that it is in the write mode and an erase control signal for indicating that it is in the erase mode, wherein said means receives the block selection signal, the light control signal and the erase control signal, In this case, the first potential is supplied to the memory block selected by the block selection signal, the second potential is supplied to the unselected memory block, and the erase mode is indicated by the erase control signal. And a third potential supply to the common source line.
특허청구의 범위 제10항 또는 제11항에 있어서, 상기 제1의 수단이 발생하는 일정전압은 라이트가 실행되지 않은 메모리셀의 컨트롤게이트전극과 소오스전극의 전위차를 작게하는 값인 것을 특징으로 하는 반도체기억장치.12. The semiconductor device according to claim 10 or 11, wherein the constant voltage generated by the first means is a value which decreases the potential difference between the control gate electrode and the source electrode of the memory cell in which writing is not performed. Memory.
특허청구의 범위 제10항 또는 제11항에 있어서, 상기 제1의 전위는 회로의 접지 전위로 되고, 상기 제2의 전위는 약3V로 되며, 상기 제3의 전위는 제12V로 되는 것을 특징으로 하는 반도체기억장치.12. The method according to claim 10 or 11, wherein the first potential is the ground potential of the circuit, the second potential is about 3V, and the third potential is 12V. A semiconductor memory device.
특허청구의 범위 제10항 내지 제13항중 어느 한 항에 있어서, 상기 수단은 또 전압발생수단을 갖고, 상기 전압발생수단은 상기 제어수단에서 라이트제어신호를 받고, 상기 라이트제어신호에 의해 라이트모드가 표시된 경우에 상기 제2의 전위로써의 전압을 발생하고, 상기 전압은 외부전원전압의 변동에 의존하지 않는 것을 특징으로 하는 반도체기억장치.The method according to any one of claims 10 to 13, wherein said means further has a voltage generating means, said voltage generating means receiving a light control signal from said control means, and a light mode by said light control signal. Generates a voltage as the second potential when is indicated, and the voltage does not depend on a change in an external power supply voltage.
특허청구의 범위 제10항 내지 제14항중 어느 한 항에 있어서, 상기 제어수단은 또 외부신호를 받고, 상기 어드레스신호에 의해서 형성되는 블럭선택신호를 무효로 하고, 상기 여러개의 메모리블럭 전체를 선택하는 블럭선택신호를 발생하는 것을 특징으로 하는 반도체기억장치.The method according to any one of claims 10 to 14, wherein the control means receives an external signal, invalidates a block selection signal formed by the address signal, and selects all of the plurality of memory blocks. And a block select signal.
여러개의 워드선, 여러개의 데이타선, 여러개의 소오스선 및 여러개의 메모리셀을 구비한 메모리어레이를 갖고, 상기 메모리셀은 그 컨트롤전극이 상기 워드선에 결합되고, 그 드레인전극이 상기 데이타선에 결합되고, 상기 소오스선은 상기 메모리블럭마다 상기 메모리블럭내의 메모리셀의 소오스전극에 공통으로 결합되고, 상기 워드선 및 상기 소오스선의 전위변화에 의해 전기적으로 소거 및 라이트가 가능한 반도체기억장치에 있어서, 상기 각 워드선은 여러개의 메모리블럭으로 연장되지 않도록 되고, 또 상기 소오스선에 선택적으로 전위를 공급하는 수단을 갖고, 상기 수단은 상기 메모리셀중 어느것인가로 라이트를 실행하는 경우에는 상기 소오스선에 제1의 전위를 부여하고, 상기 메모리셀중 어느것인가를 소거하는 경우에는 상기 소거하는 메모리셀이 속하는 메모리블럭의 공통소오스선에 제2의 전위를 공급하는 것을 특징으로 하는 반도체기억장치.And a memory array having a plurality of word lines, a plurality of data lines, a plurality of source lines, and a plurality of memory cells, wherein the control electrode is coupled to the word line, and the drain electrode is connected to the data line. In the semiconductor memory device is coupled, the source line is commonly coupled to the source electrode of the memory cell in the memory block for each memory block, and can be electrically erased and written by the potential change of the word line and the source line, Each word line does not extend to a plurality of memory blocks, and has a means for selectively supplying a potential to the source line, wherein the means is provided to the source line when writing to any of the memory cells. When the first potential is applied and any one of the memory cells is erased, the erase is performed. And a second potential supplied to a common source line of a memory block to which the memory cell belongs.
특허청구의 범위 제16항에 있어서, 상기 제1의 전위는 회로의 접지전원이고, 상기 제2의 전위는 약12V인 것을 특징으로 하는 반도체기억장치.17. The semiconductor memory device according to claim 16, wherein the first potential is a ground power supply of a circuit, and the second potential is about 12V.
여러개의 워드선, 여러개의 데이타선, 여러개의 소오스선 및 여러개의 메모리셀을 구비한 메모리어레이를 갖고, 상기 메모리셀은 그 컨트롤전극이 상기 워드선에 결합되고, 그 드레인전극이 상기 데이타선에 결합되고, 상기 소오스선은 상기 메모리블럭마다 상기 메모리블럭내의 메모리셀의 소오스전극에 공통으로 결합되고, 상기 워드선 및 상기 소오스선의 전위변화에 의해 전기적으로 소거 및 라이트가 가능한 반도체억장치에 있어서, 상기 각 워드선은 여러개의 메모리블럭으로 연장되지 않도록 되고, 상기 여러개의 메모리블럭은 상기 워드선이 연장하는 방향으로 배치되고, 또 상기 소오스선에 선택적으로 전위를 공급하는 수단 및 각 메모리블럭마다 외부에서 공급되는 어드레스신호에 의해서 상기 메모리블럭중의 여러개의 워드선에서 임의의 워드선을 선택하는 워드선 선택수단을 갖는 것을 특징으로 하는 반도체기억장치.And a memory array having a plurality of word lines, a plurality of data lines, a plurality of source lines, and a plurality of memory cells, wherein the control electrode is coupled to the word line, and the drain electrode is connected to the data line. In the semiconductor storage device is coupled, the source line is commonly coupled to the source electrode of the memory cell in the memory block for each memory block, and can be electrically erased and written by the potential change of the word line and the source line, Each word line is not extended to a plurality of memory blocks, the plurality of memory blocks are arranged in a direction in which the word lines extend, and means for selectively supplying a potential to the source line and external to each memory block. Any word line in the memory block is randomly And a word line selecting means for selecting a word line.
특허청구의 범위 제18항에 있어서, 상기 수단은 상기 메모리셀중 어느것인가로 라이트를 실행하는 경우에는 상기 소오스선에 제1의 전위를 부여하고, 상기 메모리셀중 어느것인가를 소거하는 경우에는 상기 소거하는 메모리셀이 속하는 메모리블럭의 공통소오스선에 제2의 전위를 공급하는 것을 특징으로 하는 반도체기억장치.19. The method according to claim 18, wherein the means applies the first potential to the source line when writing to any of the memory cells, and erases any of the memory cells. And a second potential is supplied to a common source line of a memory block to which a memory cell to be erased belongs.
특허청구의 범위 제18항 또는 제19항에 있어서, 상기 제1의 전위는 회로의 접지전위이고, 상기 제2의 전위는 약12V인 것을 특징으로 하는 반도체기억장치.20. The semiconductor memory device according to claim 18 or 19, wherein the first potential is the ground potential of the circuit, and the second potential is about 12V.
특허청구의 범위 제18항 내지 제20항중 어느 한 항에 있어서, 또 제어수단을 갖고, 상기 제어수단은 외부에서 어드레스신호를 받고, 여러개의 메모리블럭에서 임의의 메모리블럭을 선택하는 블럭선택신호를 발생하고, 외부제어신호를 받고, 소거모드를 표시하는 소거제어신호를 발생하고, 상기 수단은 상기 제어수단에서 상기 블럭 선택신호 및 소거제어 신호를 받고, 상기 소거제어신호에 의해 소거모드가 표시되는 경우에 상기 블럭선택신호에 의해 선택된 메모리블럭의 소오스선에는 소정의 고전위를 공급하고, 선택되지 않은 메모리블럭의 소오스선에는 회로의 접지전위를 부여하는 것을 특징으로 하는 반도체기억장치.21. A block selection signal according to any one of claims 18 to 20, further comprising a control means, which receives an address signal from outside and selects an arbitrary memory block from a plurality of memory blocks. And an erase control signal for receiving an external control signal and indicating an erase mode, wherein the means receives the block selection signal and an erase control signal from the control means, and an erase mode is indicated by the erase control signal. And a predetermined high potential is supplied to the source line of the memory block selected by the block selection signal, and the ground potential of the circuit is given to the source line of the unselected memory block.
특허청구의 범위 제21항에 있어서, 상기 제어수단은 또 외부신호를 받고, 상기 어드레스신호에 의해서 형성되는 블럭선택신호를 무효로 하고, 상기 여러개의 메모리블럭 전체를 선택하는 블럭선택신호를 발생하는 것을 특징으로 하는 반도체기억장치.22. The apparatus according to claim 21, wherein said control means receives an external signal, invalidates a block selection signal formed by said address signal, and generates a block selection signal for selecting all of said plurality of memory blocks. A semiconductor memory device, characterized in that.
여러개의 워드선, 여러개의 데이타선, 여러개의 소오스선 및 여러개의 메모리셀을 구비한 메모리어레이를 갖고, 상기 메모리셀은 그 컨트롤전극이 상기 워드선에 결합되고, 그 드레인전극이 상기 데이타선에 결합되고, 상기 소오스선은 상기 메모리블럭마다 상기 메모리블럭내의 메모리셀의 소오스전극에 공통으로 결합되고, 상기 워드선 및 상기 소오스선의 전위변화에 의해 전기적으로 소거 및 라이트가 가능한 반도체기억장치에 있어서, 상기 각 워드선은 여러개의 메모리블럭으로 연장되지 않도록 되고, 상기 여러개의 메모리블럭은 상기 데이타선이 연장하는 방향으로 배치되고, 또 상기 소오스선에 선택적으로 전위를 공급하는 수단 및 각 메모리블럭마다 외부에서 공급되는 어드레스신호에 의해서 상기 여러개의 메모리블럭에서 임의의 워드선을 선택하는 워드선선택수단을 갖는 것을 특징으로 하는 반도체기억장치.And a memory array having a plurality of word lines, a plurality of data lines, a plurality of source lines, and a plurality of memory cells, wherein the control electrode is coupled to the word line, and the drain electrode is connected to the data line. In the semiconductor memory device is coupled, the source line is commonly coupled to the source electrode of the memory cell in the memory block for each memory block, and can be electrically erased and written by the potential change of the word line and the source line, Each word line is not extended to a plurality of memory blocks, the plurality of memory blocks are arranged in a direction in which the data lines extend, and means for selectively supplying a potential to the source line and external to each memory block. Arbitrary word lines in the plurality of memory blocks by address signals supplied from And a word line selecting means for selecting the semiconductor memory device.
특허청구의 범위 제23항에 있어서, 상기 수단은 상기 메모리셀중 어느것인가로 라이트를 실행하는 경우에는 상기 소오스선에 제1의 전위를 부여하고, 상기 메모리셀중 어느것인가를 소거하는 경우에는 상기 소거하는 메모리셀이 속하는 메모리블럭의 공통소오스선에 제2의 전위를 공급하는 것을 특징으로 하는 반도체기억장치.24. The method of claim 23, wherein the means applies the first potential to the source line when writing to any of the memory cells, and erases any of the memory cells. And a second potential is supplied to a common source line of a memory block to which a memory cell to be erased belongs.
특허청구의 범위 제23항 또는 제24항에 있어서, 상기 제1의 전위는 회로의 접지 전위이고, 상기 제2의 전위는 약12V인 것을 특징으로 하는 반도체기억장치.The semiconductor memory device according to claim 23 or 24, wherein the first potential is a ground potential of the circuit, and the second potential is about 12V.
특허청구의 범위 제23항 내지 제25항중 어느 한 항에 있어서, 또 제어수단을 갖고, 상기 제어수단은 외부에서 어드레스신호를 받고, 여러개의 메모리 블럭에서 임의의 메모리블럭을 선택하는 블럭선택신호를 발생하고, 외부제어신호를 받고, 소거모드를 표시하는 소거제어신호를 발생하고, 상기 수단을 상기 제어수단에서 상기 블럭선택신호 및 소거제어 신호를 받고, 상기 소거제어신호에 의해 소거모드가 표시되는 경우에 상기 블럭선택신호에 의해 선택된 메모리블럭의 소오스선에는 소정의 고전위를 공급하고, 선택되지 않은 메모리블럭의 소오스선에는 회로의 접지전위를 부여하는 것을 특징으로 하는 반도체기억장치.26. A block selection signal according to any one of claims 23 to 25, further comprising a control means, which receives an address signal from outside and selects an arbitrary memory block from a plurality of memory blocks. Generating an erase control signal for receiving an external control signal and indicating an erase mode, receiving said block selection signal and an erase control signal from said control means, and an erase mode is indicated by said erase control signal. And a predetermined high potential is supplied to the source line of the memory block selected by the block selection signal, and the ground potential of the circuit is given to the source line of the unselected memory block.
특허청구의 범위 제26항에 있어서, 상기 제어수단은 또 외부신호를 받고, 상기 어드레스신호에 의해서 형성되는 블럭선택신호를 무효로 하고, 상기 여러개의 메모리블럭 전체를 선택하는 블럭선택신호를 발생하는 것을 특징으로 하는 반도체기억장치.27. The apparatus of claim 26, wherein the control means is further configured to receive an external signal, invalidate a block selection signal formed by the address signal, and generate a block selection signal for selecting all of the plurality of memory blocks. A semiconductor memory device, characterized in that.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.