Claims (3)
하나의 정 또는 부극성의 동기에 대해 그 극성을 판별하여 정, 부극성의 동기신호를 출력하는 동기판별부(10)와, 이 동기 판별부(10)의 출력을 제공받아 항상 일정한 극성의 동기를 출력하는 동기출력부(20)와, 로 된 멀티모드의 동기극성 자동판별회로.A synchronization discrimination unit 10 for discriminating the polarity of one positive or negative synchronization and outputting a positive and negative synchronization signal, and a synchronization of a constant polarity at all times by receiving the output of the synchronization determination unit 10. A synchronous polarity automatic discrimination circuit of a multi-mode synchronous output unit 20 for outputting a 로.
제1항에 있어서, 동기 판별부(10)는, 각기 다른 극성의 출력을 발생하는 2단의 플립플롭(FF1), (FF2)과, 동기입력에 대해 반전 출력하는 낸드게이트(61)와, 이 낸드게이트(G1)의 출력과 상기 플립플롭(FF2)의 부출력단(Q)의 출력을 논리화하여 상기 플립플롭(FF1)의 입력을 제공하는 앤드게이트(G2)와, 동기입력과 상기 플립플롭(FF1)의 부출력단(Q)의 출력을 논리화하여 상기 플립플롭(FF2)의 입력을 제공하는 앤드게이트(G3)와, 로 된 멀티모드의 동기극성 자동판별회로.2. The synchronization determining unit 10 further comprises two flip-flops FF1 and FF2 for generating outputs of different polarities, a NAND gate 61 for inverting and outputting the synchronous inputs, An AND gate G2 for providing an input of the flip-flop FF1 by logically outputting the output of the NAND gate G1 and the output of the sub-output terminal Q of the flip-flop FF2, a synchronous input and the flip And an AND gate (G3) for providing an input of the flip-flop (FF2) by logically outputting the output of the sub-output terminal (Q) of the flop (FF1).
제1항에 있어서, 상기 동기출력부(20)는, 동기 판별부(10)의 출력을 콘덴서(C1), (C2)를 통해 입력받아 반전 증폭시키는 트랜지스터(Ql)와, 이 트랜지스터(Ql)의 출력을 반전출력하는 트랜지스터(Q2)와, 로 된 멀티모드의 동기극성 자동판별회로.The transistor Ql of claim 1, wherein the synchronous output unit 20 receives the output of the synchronous discrimination unit 10 through the capacitors C1 and C2 and inverts and amplifies the transistor Ql. A multi-mode synchronous polarity automatic discrimination circuit comprising a transistor (Q2) for inverting the output of the signal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.