Claims (17)
반도체 메모리장치에 있어서, 메모리 셀 어레이의 주변회로에 위치하고 소정의 로우 어드레스를 출력하는 레벨변환용의 래치회로와, 상기 래치회로의 출력신호인 로우 어드레스를 입력하는 입력단과 상기 입력단의 출력신호에 제어단자가 연결되고 소정의 워드라인신호를 일입력하는 피모오스 트랜지스터를 적어도 포함하는 워드라인 구동회로를 각각 구비함을 특징으로 하는 반도체 메모리장치.1. A semiconductor memory device comprising: a latch circuit for level conversion located in a peripheral circuit of a memory cell array for outputting a predetermined row address, an input terminal for inputting a row address which is an output signal of the latch circuit, and an output signal of the input terminal; And word line driving circuits each having a terminal connected thereto and at least a PMOS transistor for inputting a predetermined word line signal.
칩 외부에서 공급되는 전원전압 이상의 승압된 전압이 걸리는 승압단과 소정의 접지전압이 걸리는 접지단을 가지는 반도체 메모리 장치에 있어서, 상기 승압단 및 접지단사이에 형성되고 소정의 디코딩된 로우 어드레스신호를 입력하는 입력단(100)과, 상기 입력단(100)의 출력신호에 제어단자가 연결되고 소정의 워드라인신호를 일입력하는 피모오스 트랜지스터를 포함하는 출력단(300)을 각각 구비하여, 상기 디코딩된 로우 어드레스신호의 인에이블에 의해 구동동작이 이루어짐을 특징으로 하는 워드라인 구동회로.A semiconductor memory device having a boosting stage that receives a boosted voltage greater than a power supply voltage supplied from an outside of a chip and a grounding terminal that receives a predetermined ground voltage, the semiconductor memory device comprising: a predetermined decoded row address signal formed between the boosting stage and the grounding terminal; And an output terminal 300 including an input terminal 100 and a control terminal connected to an output signal of the input terminal 100 and a PMOS transistor for inputting a predetermined word line signal. A word line driving circuit, characterized in that the driving operation is performed by enabling the signal.
제2항에 있어서, 상기 입력단(100)의 디코딩된 로우 어드레스신호가 메모리 쎌 어레이의 주변회로에 구비되는 래치회로에서 생성되어 상기 입력단(100)으로 연결됨을 특징으로 하는 워드라인 구동회로.3. The word line driver circuit of claim 2, wherein the decoded row address signal of the input terminal is generated in a latch circuit provided in a peripheral circuit of a memory array and is connected to the input terminal.
칩 외부에서 공급되는 전원전압이 걸리는 전원전압단과, 상기 전원전압이 상의 승압전압이 걸리는 승압단과, 소정의 접지전압이 걸리는 접지단을 가지는 반도체 메모리 장치에 있어서, 상기 전원전압단 및 접지단사이에 형성되고 소정의 디코딩된 로우 어드레스신호만에 의해서 제어되어 인에이블 동작이 이루어지는 입력단(100′)과, 상기 입력단(100′)의 출력신호에 연결되고 상기 승압단와 접지단사이에 형성되는 출력단(400)과, 상기 입력단(100′)과 출력단(400)사이에 삽입되어 상기 출력단(400)의 출력동작을 제어하고 소정의 프리디코딩된 워드라인신호(øXi)에 의해 동작되는 제어부(500)를 구비함을 특징으로 하는 워드라인 구동회로.A semiconductor memory device having a power supply voltage terminal applied with a power supply voltage supplied from an outside of a chip, a boosting terminal receiving a boosted voltage greater than or equal to the power supply voltage, and a grounding terminal applied with a predetermined ground voltage. An input terminal 100 'formed and controlled by only a predetermined decoded row address signal to enable an operation, and an output terminal 400 connected to an output signal of the input terminal 100' and formed between the boosting stage and the ground terminal. And a control unit 500 inserted between the input terminal 100 'and the output terminal 400 to control an output operation of the output terminal 400 and to be operated by a predetermined pre-decoded word line signal øXi. Word line driving circuit, characterized in that.
제4항에 있어서, 상기 출력단(400) 이 상기 전원전압단에 채널이 접속되는 피모오스 트랜지스터를 포함함을 특징으로 하는 워드라인 구동회로.5. The word line driver circuit according to claim 4, wherein the output terminal (400) includes a PMOS transistor whose channel is connected to the power supply voltage terminal.
칩 외부에서 공급되는 전원전압 이상의 승압된 전압이 걸리는 승압단(Vpp)과 접지전압이 걸리는 접지단(Vss)을 가지는 반도체 메모리 장치에 있어서, 상기 승압단(Vpp)과 접지단(Vss)사이에 소정의 디코딩된 로우어드레스신호(DRAij, DRAkl, DRAmn)만에 의해서 제어되어 인에이블동작이 이루어지는 입력단(100)과, 상기 입력단(100)의 출력신호를 입력하여 상기 출력신호를 전압증폭시키기 위한 드라이버(200A)(200B)와, 상기 제1 및 제2드라이버(200A)(200B)의 출력신호를 제어신호로서 입력하고 소정의 워드라인신호(øXi)를 입력하여 메모리 쎌에 연결된 워드라인을 인에이블시키는 출력단(300)으로 이루어짐을 특징으로 하는 워드라인 구동회로.A semiconductor memory device having a boosting terminal (Vpp) that receives a boosted voltage greater than a power supply voltage supplied from an outside of a chip and a grounding terminal (Vss) that receives a ground voltage, between the boosting terminal (Vpp) and the ground terminal (Vss) A driver for controlling the voltage of the output signal by inputting the input terminal 100 and the output signal of the input terminal 100 controlled by a predetermined decoded low address signal DRAij, DRAkl, and DRAmn to enable an operation. (200A) (200B) and the output signals of the first and second drivers (200A) (200B) are input as a control signal and a predetermined word line signal (øXi) is input to enable the word line connected to the memory 쎌. Word line driving circuit, characterized in that consisting of an output terminal (300).
제6항에 있어서, 상기 입력단(100)의 디코딩된 로우 어드레스신호가 메모리 쎌 어레이의 주변회로에 구비되는 레벨변환회로에서 생성되어 상기 입력단(100)으로 연결됨을 특징으로 하는 워드라인 구동회로.7. The word line driver circuit according to claim 6, wherein the decoded row address signal of the input terminal (100) is generated by a level converting circuit provided in a peripheral circuit of a memory array and connected to the input terminal (100).
제6항에 있어서, 상기 워드라인 구동회로가 상기 입력단(100)의 출력신호가 플로팅되는 것을 방지하기 위하여 상기 제1드라이버(200A)의 출력신호에 제어단자가 연결된 모오스 트랜지스터(55)와, 상기 출력단(300)의 출력신호가 플로팅되는 것을 방지하기 위하여 상기 워드라인신호(øXi)의 논리레벨이 반전된 신호(øXiB)에 제어단자가 연결된 모오스 트랜지스터(62)를 더 구비함을 특징으로 하는 워드라인 구동회로.7. The MOS transistor 55 of claim 6, wherein the word line driver circuit has a control terminal connected to an output signal of the first driver 200A to prevent the output signal of the input terminal 100 from being floated. In order to prevent the output signal of the output terminal 300 from being floated, a word transistor further comprising a MOS transistor 62 having a control terminal connected to a signal øXiB of which the logic level of the word line signal øXi is inverted. Line driving circuit.
메모리 쎌 어레이의 주변회로에 위치하고 소정의 로우 어드레스를 출력하는 레벨변환용의 래치회로를 가지는 반도체 메모리 장치에 있어서, 상기 래치회로의 출력신호인 로우 어드레스를 입력하고 상기 로우어드레스에 의해 구동되는 입력단과, 상기 입력단의 출력신호에 제어단자가 연결되고 소정의 워드라인신호를 일입력하는 피모오스 트랜지스터와 상기 피모오스 트랜지스터와 채널이 병렬연결되고 상기 입력단의 출력신호를 반전입력하는 엔모오스 트랜지스터를 적어도 포함하는 출력단을 적어도 구비함을 특징으로 하는 워드라인 구동회로.1. A semiconductor memory device having a latch circuit for level conversion located in a peripheral circuit of a memory array and outputting a predetermined row address, comprising: an input terminal for inputting a row address which is an output signal of the latch circuit and driven by the row address; And at least a PMOS transistor connected to a control terminal to an output signal of the input terminal and inputting a predetermined word line signal, and an NMOS transistor connected in parallel with the PMOS transistor and a channel and inverting an output signal of the input terminal. And at least an output terminal.
제9항에 있어서, 상기 워드라인 구동회로가, 상기 입력단과 출력단사이에 직렬로 접속되는 제1및 제2드라이버를 더 구비하고, 상기 제1드라이버의 출력신호가 상기 출력단의 엔모오스 트랜지스터에 접속됨을 특징으로하는 워드라인 구동회로.10. The device of claim 9, wherein the word line driver circuit further comprises first and second drivers connected in series between the input terminal and the output terminal, and the output signal of the first driver is connected to an enmos transistor of the output terminal. Word line driving circuit, characterized in that.
제9항 또는 제10항에 있어서, 상기 워드라인 구동회로가 워드라인을 방전할시에, 상기 워드라인의 방전이 상기 출력단의 피모오스 트랜지스터와 엔모오스 트랜지스터의 각 채널을 통하는 제1과정과, 상기 제1과정뒤에 발생되고 상기 엔모오스 트랜지스터의 채널을 통한 제2과정을 통해 이루어짐을 특징으로 하는 워드라인 구동회로.11. The method of claim 9 or 10, wherein, when the word line driver circuit discharges a word line, the first step of discharging the word line through each channel of the PMOS transistor and the EnMOS transistor of the output terminal; And a second process generated after the first process and through a second process through a channel of the NMOS transistor.
칩 외부에서 공급되는 전원전압 이상의 승압된 전압이 걸리는 제1전원(Vpp)과 칩 외부에서 공급되는 접지전압이 걸리는 제2전원(Vss)을 가지는 반도체 메모리 장치에 있어서, 상기 제1전원과 제2전원사이에 헝성되고 소정의 디코딩된 로우 어드레스신호들만에 의해서 제어되는 입력단(600)과, 상기 입력단(600)의 출력신호에 직렬로 연결되고 상기 출력신호를 전압증폭시키기 위한 제1 및 제2드라이버(700A)(700B)와, 상기 제1 및 제2드라이버(700A)(700B)의 각 출력신호를 제어신호로서 각각 입력하고 소정의 위드라인부우스팅신호(øXi)를 입력하여 메모리 쎌에 연결된 워드라인을 인에이블시키는 출력단(80O)으로 구성함을 특징으로 하는 워드라인 구동회로.A semiconductor memory device having a first power supply (Vpp) receiving a boosted voltage greater than a power supply voltage supplied from an outside of a chip and a second power supply (Vss) applying a ground voltage supplied from an outside of the chip, wherein the first power supply and the second power supply are provided. An input terminal 600 formed between power supplies and controlled by only predetermined decoded row address signals, and first and second drivers connected in series with an output signal of the input terminal 600 and for voltage amplifying the output signal. Words 700A and 700B and the output signals of the first and second drivers 700A and 700B are respectively input as control signals, and a predetermined Weedline boosting signal øXi is input to the word connected to the memory 쎌. A word line driver circuit comprising an output terminal (80O) for enabling a line.
제12항에 있어서, 상기 입력단(600)이, 상기 디코딩된 로우 어드레스신호들중 제1신호에 제어단자가 연결되고 채널의 일단이 상기 제1전원(Vpp)에 연결되는 제1풀엎트랜지스터(101)와, 채널이 상기 제1풀엎트랜지스터(101)에 병렬로 연결되고 상기 제1드라이버(200B)에 의해 제어되는 제2풀엎트랜지스터(102)와, 상기 제1신호에 제어단자가 연결되고 채널의 일단이 상기 제1풀엎트랜지스터(101)의 채널에 연결되는 제1구동트랜지스터(103)와, 상기 디코딩된 로우 어드레스신호들중 제2신호에 제어단자가 연결되고 채널이 상기 제1구동트랜지스터(103)의 채널에 직렬연결되는 제2구동트랜지스터(104)와, 상기 디코딩된 로우 어드레스신호들중 제3신호에 제어단자가 연결되고 채널이 상기 제2구동트랜지스터(104)와 제2전원(Vss)사이에 접속되는 제3구동트랜지스터(105)로 이루어짐을 특징으로 하는 워드라인 구동회로.The first pull transistor 101 of claim 12, wherein the input terminal 600 has a control terminal connected to a first signal among the decoded row address signals, and one end of a channel is connected to the first power source Vpp. And a second pull transistor 102 connected in parallel to the first pull transistor 101 and controlled by the first driver 200B, and a control terminal connected to the first signal. A first driving transistor 103 having one end connected to a channel of the first pull transistor 101 and a control terminal connected to a second signal among the decoded row address signals and a channel connected to the first driving transistor 103. A second driving transistor 104 connected in series with a channel of the control panel, a control terminal is connected to a third signal among the decoded row address signals, and the channel is connected to the second driving transistor 104 and a second power supply (Vss). To a third drive transistor 105 connected therebetween. A word line driver circuit, characterized in that loosened.
제13항에 있어서, 상기 제1및 제2드라이버(700A)(700B)가, 각각 상기 제1전원(Vpp) 및 제2전원(Vss)을 동작전원전압으로 하는 제1 및 제2인버터(106),(107)로 이루어지며, 상기 제1드라이버(700A)를 구성하는 제1인버터(106)의 출력신호는 상기 제2풀엎트랜지스터(102)의 제어신호로 입력됨을 특징으로 하는 워드라인 구동회로.The first and second inverters 106 of claim 13, wherein the first and second drivers 700A and 700B each use the first power supply Vpp and the second power supply Vss as operating power supply voltages, respectively. And 107, wherein the output signal of the first inverter 106 constituting the first driver 700A is input as a control signal of the second pull transistor 102. .
제14항에 있어서, 상기 출력단(800)이, 상기 제2드라이버(700B)의 출력신호에 제어단자가 연결되고 상기 워드라인부우스팅신호(øXi)와 워드라인사이에 채널이 형성되어 상기 워드라인에 실리는 전압을 풀엎시키는 제1전송소자(108)와, 상기 제1드라이버(700A)의 출력신호에 제어단자가 연결되고 워드라인부우스팅 신호(øXi)와 워드라인사이에 채널이 형성되어 워드라인에 실리는 전압을 풀다운시키는 제2전송소자(109)와, 상기 제2드라이버(700B)의 출력신호에 제어단자가 연결되고 워드라인(WL)과 제2전원(Vss)사이에 채널이 형성되어 워드라인에 실리는 전압을 초기에 제2전원(Vss)레벨로 클램프시키는 홀더(110)로 이루어짐을 특징으로 하는 워드라인구동회로.15. The word line of claim 14, wherein the output terminal 800 has a control terminal connected to an output signal of the second driver 700B, and a channel is formed between the word line boosting signal? Xi and the word line. A control terminal is connected to an output signal of the first driver 700A and a first transmission element 108 for pulling down the voltage on the channel, and a channel is formed between the word line boosting signal øXi and the word line. A second transmission element 109 for pulling down the voltage on the line and a control terminal are connected to the output signal of the second driver 700B, and a channel is formed between the word line WL and the second power supply Vss. And a holder (110) for initially clamping the voltage on the word line to a second power supply (Vss) level.
제15항에 있어서, 상기 제1전송소자(108)와 제2전송소자(109)가 각각 피모오스 트랜지스터와 앤모오스트랜지스터로 이루어짐을 특징으로 하는 워드라인 구동회로.16. The word line driver circuit according to claim 15, wherein the first transfer element (108) and the second transfer element (109) are formed of a PMOS transistor and an MOS transistor, respectively.
제15항 또는 제16항에 있어서, 상기 워드라인의 방전동작은, 상기 제1전송소자(108)와 제2전송소자(109)를 통한 제1과정과, 상기 제1과정뒤에 발생되고 상기 제2전송소자(109)를 통한 제2과정을 통해 이루어짐을 특징으로 하는 워드라인 구동회로.17. The method of claim 15 or 16, wherein the discharge operation of the word line is generated after the first process through the first transfer element 108 and the second transfer element 109, and after the first process; The word line driver circuit, characterized in that through the second process through the two transfer element (109).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.