KR930010458B1

KR930010458B1 - Head driving circuit for a 24 pin dot matrix printer

Info

Publication number: KR930010458B1
Application number: KR1019900007544A
Authority: KR
Inventors: 오재성
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1990-05-24
Filing date: 1990-05-24
Publication date: 1993-10-25
Also published as: KR910019795A

Abstract

The head driving circuit for a 24-pin dot-matrix printer includes: a bus buffer buffering control data of delay data and first and second selection signal, and two strings of bit data, a control register for latching the control data, a data register for latching the bit data, first and second registers for selectively inputting one string of the bit data according to the first selection signal and latching it with a clock, and first and second selective output portions for selecting the one string of bit data output from the first register or the one string of bit data output from the second register according to the second selection signal, thereby easily controlling the driving of head pins in changing printing speed, printing quality or printing direction and reducing the waiting time at the end of a line.

Description

Head drive circuit of 24-pin dot matrix printer

제1도는 24핀 도트 매트릭스 프린터의 헤드 구성도.1 is a head configuration diagram of a 24-pin dot matrix printer.

제2도는 종래의 블럭구성도.2 is a conventional block diagram.

제3도는 본 발명에 따른 회로도.3 is a circuit diagram according to the present invention.

제4도는 제3도 중 제1레지스터부(40)의 상세회로도.4 is a detailed circuit diagram of the first register unit 40 of FIG.

제5도는 제3도 중 제2레지스터부(50)의 상세회로도.FIG. 5 is a detailed circuit diagram of the second register unit 50 of FIG. 3.

제6도는 제3도 중 제1선택 출력부(60)의 상세회로도.6 is a detailed circuit diagram of the first selection output unit 60 of FIG.

제7도는 제3도 중 제2선택 출력부(70)의 상세회로도.FIG. 7 is a detailed circuit diagram of the second selection output unit 70 of FIG. 3.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 버스버퍼 20 : 제어 레지스터10: bus buffer 20: control register

30 : 데이타 레지스터부 40 : 제1레지스터부30: data register section 40: first register section

50 : 제2레지스터부 60 : 제1선택 출력부50: second register section 60: first selection output section

70 : 제2출력부70: second output unit

본 발명은 24핀(Pin) 도트 매트릭스 프린터(Dot Matrix Printer)의 헤드(Head) 구동회로에 관한 것으로, 특히 헤드 핀의 구성이 2열 이상인 24핀 도트 매트릭스 프린터에 있어서 각 헤드핀의 열 사이의 간격에 대응하여 헤드핀을 구동시키는 헤드 구동회로에 관한 것이다.The present invention relates to a head driving circuit of a 24-pin dot matrix printer, and more particularly, in a 24-pin dot matrix printer having two or more rows of head pins, It relates to a head drive circuit for driving the head pin corresponding to the interval.

현재 마이컴(Micro-Computer) 등의 출력장치로서 사용되는 프린터는 인자 방식에 따라 여러 종류로 나뉘는데, 그 중 도트 매트릭스 프린터 방식은 하나의 문자 또는 도형을 점의 집합으로 표현하는 방식이다. 또한 헤드에 부착된 도트 와이어(헤드핀)의 갯수나 인자되는 1문자의 문자 구성상에서의 도트 수에 의해 사양이 결정된다. 핀의 수, 즉 도트의 수가 많으면 단순하게 깨끗한 숫자가 인자되는 것 외에 각종 글자체의 표현이 가능하게 된다. 예를 들면 24핀 도트 매트릭스 방식 프린터에서는 명조체의 한자를 보기 좋게 표현할 수 있다. 이에 따라 현재 24핀 도트 매트릭스 프린터가 널리 사용되고 있으며, 그 헤드의 구성은 통상적으로 24개의 헤드핀이 소정수의 열로 배열되어 구성된다.Currently, printers used as an output device such as a micro-computer are divided into various types according to printing methods. Among them, a dot matrix printer method is a method of expressing one character or figure as a set of dots. In addition, the specification is determined by the number of dot wires (head pins) attached to the head and the number of dots on the character structure of one character to be printed. When the number of pins, that is, the number of dots, is large, not only the clean numbers are printed but also various types of fonts can be expressed. For example, the 24-pin dot-matrix printer can express Chinese characters in Myeongjo. Accordingly, a 24-pin dot matrix printer is widely used at present, and the head is generally composed of 24 head pins arranged in a predetermined number of rows.

제1도는 일반적인 24핀 도트 매트릭스 프린터의 헤드 구성도로서, 제1열(기수열)의 헤드핀(H1)과 제2열(우수열)의 헤드핀(H2)으로 구성된다. 상기 제1도는 24개의 헤드핀을 반분하여 2열로 구성되는 일반적인 24핀 도트 매트릭스 프린터의 헤드 구성을 보인 것이다. 또한 P1,P3,P5,P7,P9,P11,P13,P15,P17,P19,P21,P23은 제1열의 헤드핀(H1)을 나타내고, P2,P4,P6,P8,P10,P12,P14,P16,P18,P20,P22,P24은 제2열의 헤드핀(H2)을 나타낸다. 그리고 제1열과 제2열의 헤드핀(H1,H2)은 소정 간격(S)만큼 이격되어 있고, 제1열과 제2열의 간격(S)에 인자되는 도트 수는 소망하는 인자속도 및 인자질에 따라 변경된다. 또한 제1도와 같이 구성되어 있는 헤드로서 인자시에는 화살표 방향(K 또는 K')으로 헤드가 이동하면서 제1열과 제2열의 헤드핀을 구동시켜 인자를 수행하게 된다.FIG. 1 is a head configuration diagram of a general 24-pin dot matrix printer, and is composed of a head pin H1 in a first row (radix row) and a head pin H2 in a second row (excellent row). 1 shows a head configuration of a typical 24-pin dot matrix printer having two heads divided into two rows. In addition, P1, P3, P5, P7, P9, P11, P13, P15, P17, P19, P21, and P23 represent the head pins H1 in the first row, and P2, P4, P6, P8, P10, P12, P14, P16, P18, P20, P22, and P24 represent the head pins H2 in the second row. The head fins H1 and H2 of the first row and the second row are spaced apart by a predetermined interval S, and the number of dots to be printed in the gap S between the first row and the second row depends on the desired printing speed and printing quality. Is changed. In addition, when printing as a head configured as shown in FIG. 1, the head is moved in the arrow direction (K or K ') while driving the head pins in the first and second rows to perform the printing.

제2도는 종래의 24핀 도트 매트릭스 프린터 헤드 구동회로의 블럭 구성도로서, 인자를 하기 위한 비트 데이타를 저장하는 비트 데이타 버퍼(1)와, 헤드핀 제1열의 비트 데이타를 관리하는 제1열 포인터(Pointer)(2)와, 헤드핀 제2열의 비트 데이타를 관리하는 제2열 포인터(3)와, 제1,제2열 포인터(2,3)의 포인팅(Pointing)에 따라 비트 데이타 버퍼(1)에서 출력되는 제1,제2열 비트 데이타를 각각 래치 출력하는 제1,제2열 레지스터(4,5)와, 제1,제2열 레지스터(4,5)에서 각각 출력되는 제1,제2비트 데이타에 의해 헤드핀을 구동시켜 인자를 하는 헤드핀 구동부(6)로 구성된다.2 is a block diagram of a conventional 24-pin dot matrix printer head driving circuit, which includes a bit data buffer 1 for storing bit data for printing and a first column pointer for managing bit data of a first row of head pins. (Pointer) (2), the second column pointer (3) for managing the bit data of the second row of head pins, and the bit data buffer (according to the pointing of the first, second column pointers (2, 3) First and second column registers 4 and 5 for latching and outputting first and second column bit data respectively output from 1) and first outputs respectively from the first and second column registers 4 and 5. And a head pin driver 6 for driving the head pin by the second bit data to print.

상기 제2도의 구성은 헤드핀 구성도(6)의 헤드핀이 제1도와 같이 2열로 구성되었을 때의 구성예를 보인 것이다. 또한 헤드핀 구동부(6)는 상기한 제1도와 같이 24개의 헤드핀(P1-P24)이 제1열의 헤드핀(H1)과 제2열의 헤드핀(H2)으로 배열되는 헤드를 구비한다.The configuration of FIG. 2 shows an example of the configuration when the head pin of the head pin configuration 6 is configured in two rows as shown in FIG. In addition, the head pin drive unit 6 includes a head in which 24 head pins P1-P24 are arranged as the head pins H1 in the first row and the head pins H2 in the second row as shown in FIG. 1.

제2도를 참조하여 종래의 헤드 구동 동작을 설명하면 다음과 같다. 인자할 1라인(Line)의 비트 데이타가 비트 데이다 버퍼(1)에 저장되어 준비된 상태에서, 먼저 헤드핀 구동부(6)의 제1도와 같은 헤드가 화살표방향(k)으로 이동하면서 인자할 경우에는 제1열 포인터(2)를 비트 데이타 버퍼(1)의 처음으로 하여 비트 데이타를 제1열 레지스터(4)로 출력한다. 제1열 레지스터(4)에 입력된 비트 데이타는 헤드핀 구동부(6)에 출력되며 비트 데이타에 의해 헤드핀 구동부(6)의 제1도와 같은 헤드가 구동되어 인자를 하게 된다. 이때 제1열 헤드핀(H1)이 구동된 후, 제1열 포인터(2)가 증가된다.Referring to FIG. 2, a conventional head driving operation is described as follows. In the state where the bit data of one line to be printed is stored and prepared in the bit dada buffer 1, first, when the head like the first degree of the head pin driver 6 moves in the arrow direction k, Outputs the bit data to the first column register 4 with the first column pointer 2 as the beginning of the bit data buffer 1. The bit data input to the first column register 4 is outputted to the head pin driver 6, and the head as shown in FIG. 1 of the head pin driver 6 is driven by the bit data to print. At this time, after the first row head pin H1 is driven, the first row pointer 2 is increased.

제1열 헤드핀(H1)과 제2열 헤드핀(H2)의 제1도와 같은 간격(S)만큼 상기한 동작을 한 후, 제2열 포인터(3)를 비트 데이타 버퍼(1)의 처음으로 하여 인자를 하게 된다. 그리고 제2열 포인터(3)가 1라인의 끝까지 처리할 동안 제1,제2열 포인터(2,3)가 각각 포인팅한 데이타가 제1열 레지스터(4)와 제2열 레지스터(5)로 출력되어 제1,제2열 헤드핀(H1,H2)이 구동되어 인자를 하게 되며, 인자 진행에 따라 제1,제2열 포인터(2,3)가 증가된다.After the above operation is performed by the same distance S as the first degree of the first row head pin H1 and the second row head pin H2, the second row pointer 3 is moved to the beginning of the bit data buffer 1. Will be the argument. The data pointed to by the first and second column pointers 2 and 3 respectively goes to the first column register 4 and the second column register 5 while the second column pointer 3 processes the end of one line. The first and second row head pins H1 and H2 are output to be printed, and the first and second row pointers 2 and 3 increase as the printing progresses.

이때 제1열 헤드핀(H1)이 라인의 끝에 도착한 후에는 제2열 헤드핀(H2)이 라인 끝에 도착할 때까지 제1열 포인터(2)는 블랭크(Blank)데이타가 제1열 레지스터(4)로 출력되도록 한다.In this case, after the first row head pin H1 reaches the end of the line, the first row pointer 2 has blank data in the first row register 4 until the second row head pin H2 reaches the end of the line. To be printed).

한편 헤드핀 구동부(6)의 제1도와 같은 헤드가 상기한 바와 반대로 화살표방향(K'으로 이동하면서 인자할 경우에는 상기한 동작과 반대의 종작을 하여 인자를 하게 된다.On the other hand, when the head as shown in FIG. 1 of the head pin drive unit 6 prints while moving in the direction of the arrow K 'as opposed to the above, printing is performed in the opposite manner to the above operation.

상기한 바와 같이 헤드핀 구성이 2열 이상인 종래의 24핀 도트 매트릭스 프린터의 헤드 구동회로는 인자방향이 변경될시 헤드핀의 열수만큼의 포인터 값을 콘트롤(Control)해야 하는 문제점이 있었다. 또한 인자속도 및 인자질, 즉 각 헤드핀 열간의 간격에 인자될 도트의 수가 변경될 경우 각 포인터간 값의 차가 수시로 변경되게 되는 문제점이 있었다. 그리고 인자시에 각 포인터를 관리하는 시간이 길어져 비트 데이타 버퍼에 비트 데이타를 준비하는 시간이 적어지게 됨에 따라 각 라인의 끝에서 대기(Waiting)현상이 발생하는 문제점이 있었다.As described above, the head driving circuit of a conventional 24-pin dot matrix printer having two or more head pin configurations has a problem in that a pointer value is controlled as many as the number of head pin columns when the printing direction is changed. In addition, the printing speed and printing quality, that is, when the number of dots to be printed in the interval between each row of head pins, there is a problem that the difference between the value between each pointer is changed from time to time. In addition, as the time for managing each pointer becomes longer at the time of printing, the time for preparing bit data in the bit data buffer becomes shorter, causing a waiting phenomenon at the end of each line.

따라서 본 발명의 목적은 헤드핀 구성이 2열 이상인 24핀 도트 매트릭스 프린터의 헤드 구동회로에 있어서, 헤드핀의 열구성 및 각 헤드핀 열간에 인자될 도트의 수가 변경될 경우 각 열에 해당하는 비트 데이타를 인자방향에 대응하여 각 헤드핀 열간에 인자될 도트수 만큼 지연시켜 헤드핀의 열구성에 무관하게 헤드핀을 구동시킬 수 있는 24핀 도트 매트릭스 프린터의 헤드 구동회로를 제공함에 있다.Accordingly, an object of the present invention is a head drive circuit of a 24-pin dot matrix printer having two or more head pin configurations, wherein bit data corresponding to each column is changed when the head structure and the number of dots to be printed between the head pin rows are changed. The present invention provides a head driving circuit of a 24-pin dot matrix printer capable of driving the head pin irrespective of the heat configuration of the head pin by delaying the number of dots to be printed between each head pin row in correspondence with the printing direction.

제3도는 본 발명에 따른 회로도로서, 데이타버스(101)를 통해 입력단자(A1-A8)에 입력되는 지연 데이타 및 제1.제2선택신호로 이루어지는 제어 데이타와 2개열의 비트 데이타(B1-B24)를 버퍼하여 출력단자(Y1-Y8)를 통해 출력하는 버스버퍼(10)와, 버스버퍼(10)의 출력단자(Y1-Y8)에 입력단자(4D0-4D7)가 접속되며 상기 제어데이타를 제1인에이블신호 입력단자(102)를 통해 입력되는 제1인에이블신호에 의해 래치하여 출력단자(4Q0-4Q5)를 출력하고 출력단자(4Q7)를 통해 제1선택신호를 출력하며 출력단자(4Q6)를 통해 제2선택신호를 출력하는 제어 레지스터(20)와, 버스버퍼(10)의 출력단자(Y1-Y8)에 저속되며, 제2,제3,제4인에이블신호 입력단자(103,104,105)를 통해 각각 입력되는 제2,제3,제4인에이블신호에 의해 상기 비트 데이타(B1-B24)를 래치 출력하는 데이타 레지스터부(30)와, 데이타 레지스터부(30)의 출력단과 제어 레지스터(20)의 출력단자(4Q0-4Q5,4Q7)에 접속되며 데이타 레지스터부(30)에서 출력되는 비트 데이타(B1-B24) 중 1개열의 비트 데이타를 상기 제1선택번호에 의해 선택 입력하여 클럭 입력단자(106)를 통해 입력되는 클럭으로 상기 지연 데이타의 값만큼 쉬프트 지연시켜 출력하는 제1레지스터부(40)와, 데이타 레지스터부(30)의 출력단과 제어 레지스터(20)의 출력단자(4Q7)에 접속되며 데이타 레지스터부(30)에서 출력되는 비트 데이타(B1-B24) 중 1개열의 비트 데이타를 상기 제1선택신호에 의해 선택 입력하여 클럭 입력단자(106)를 통하여 입력되는 클럭에 의해 래치 출력하는 제2레지스터부(50)와, 제어 레지스터(20)의 출력단자(4Q6)와 제1레지스터부(40)의 출력단과 제2레지스터부(50)에서 출력되는 1개열의 비트 데이타를 상기, 제2선택신호에 의해 선택하여 제1열 비트 데이타(B1,B3,B5,…B23)로서 출력하는 제1선택 출력부(60)와, 제어 레지스터(20)의 출력단자(4Q6)와 제1레지스터부(40)의 출력단과 제2레지스터부(50)의 출력단에 접속되며 제1레지스터부(40)에서 지연 출력되는 1개열의 비트데이타 또는 제2레지스터부(50)의 출력단에 접속되며 제1레지스터부(40)에서 지연 출력되는 1개열의 비트 데이타 또는 제2레지스터부(50)에서 출력되는 1개열의 비트 데이타를 상기 제2선택신호에 의해 선택하여 제2열 비트 데이타(B2,B4,B6,…B24)로서 출력하는 제2선택 출력부(70)로 구성된다.FIG. 3 is a circuit diagram according to the present invention, which includes control data consisting of delay data input to the input terminals A1-A8 through the data bus 101 and the first and second selection signals, and two bits of bit data B1-. B24) is buffered and output via the output terminals (Y1-Y8) and the input terminal (4D0-4D7) is connected to the output terminal (Y1-Y8) of the bus buffer 10 and the control data Is latched by the first enable signal input through the first enable signal input terminal 102 to output the output terminals 4Q0-4Q5, and output the first selection signal through the output terminal 4Q7. The control register 20 outputs the second selection signal through 4Q6 and the output terminals Y1-Y8 of the bus buffer 10 are low speed, and the second, third and fourth enable signal input terminals A data register section 30 for latching and outputting the bit data B1-B24 by second, third, and fourth enable signals input through 103, 104, and 105, respectively; The bit data of one string of bit data B1-B24, which is connected to the output terminal of the other register section 30 and the output terminals 4Q0-4Q5, 4Q7 of the control register 20 and output from the data register section 30, is received. A first register 40 and a output terminal of the data register unit 30 for shifting and outputting a delay signal by the value of the delay data to a clock inputted by the first selection number and input through the clock input terminal 106. And bit data of one string of the bit data B1-B24 output from the data register section 30, connected to the output terminal 4Q7 of the control register 20 by the first selection signal, for clock input. The second register section 50 latched out by a clock input through the terminal 106, the output terminal 4Q6 of the control register 20, the output terminal of the first register section 40 and the second register section ( The second line of the bit data output from A first selection output section 60 which is selected by the tack signal and output as the first column bit data B1, B3, B5, ... B23, an output terminal 4Q6 and a first register section of the control register 20; Connected to the output terminal of the second register unit 50 and the output terminal of the second register unit 50, and connected to the output terminal of the one bit bit or second register unit 50 which is delayed output from the first register unit 40, and The second column bit data B2, B4, and B6 are selected by the second selection signal by selecting one row of bit data delayed by the section 40 or one row of bit data output from the second register section 50 by the second selection signal. ,… And a second selection output section 70 output as B24).

상기 제3도의 구성 중 데이타 레지스터(30)는 버스버퍼(10)의 출력단자(Y1-Y8)에 입력단자(1D0-1D7)가 접속되어 비트 데이타(B1-B24) 중 8비트의 비트 데이타(B1-B8)를 제2인에이블신호에 의해 래치하는 래치(32)와, 버스버퍼(10)의 출력단자(Y1-Y8)에 입력단자(2D0-2D7)가 접속되어 비트 데이타(B1-B24) 중 8비트의 비트 데이타(B9-B16)를 제3인에이블신호에 의해 래치하는 래치(34)와, 버스버퍼(10)의 출력단자(Y1-Y8)에 입력단자(3D0-3D7)가 접속되어 비트 데이타(B1-B24) 중 8비트의 비트 데이타(B17-B24)를 제4인에이블신호에 의해 래치하는 래치(36)로 구성된다.In the configuration of FIG. 3, the data register 30 is connected to the input terminals 1D0-1D7 to the output terminals Y1-Y8 of the bus buffer 10 so that 8-bit bit data (B1-B24) of the bit data ( The latch 32 which latches B1-B8 by the second enable signal and the input terminals 2D0-2D7 are connected to the output terminals Y1-Y8 of the bus buffer 10, thereby providing bit data (B1-B24). ), A latch 34 for latching 8-bit bit data B9-B16 by a third enable signal, and an input terminal 3D0-3D7 are connected to the output terminals Y1-Y8 of the bus buffer 10. A latch 36 is connected to latch 8-bit bit data B17-B24 of the bit data B1-B24 by the fourth enable signal.

제4도는 상기 제3도 중 제1레지스터부(40)의 상세회로도로서, 두개의 데이타 입력단자(A,B)와 데이타 입력단자(A,B)에 입력되는 데이타를 선택하는 선택신호를 입력하는 선택신호 입력단자(A/B)와, 클럭을 입력하는 클럭단자(CP)와, 지연 데이타를 입력하는 지연 데이타 입력단자(L1-L32)와, 지연된 데이타를 출력하는 출력단자(Q)를 가지는 모토롤라(Motorola)사의 쉬프트 레지스터(Shift Register) MC14557B를 12개를 사용하여 구성한 예이다. 상기 제4도에서 쉬프트 레지스터(40a-40l)는 각각 상기 제3도의 제어 레지스터(20)의 출력단(4Q0-4A5)에 각 지연 데이타 입력단자(L1-L32)가 공통으로 접속되며, 제어 레지스터(20)의 출력단(4Q7)에 각 선택신호 입력단자(A/B)가 고통으로 접속되고, 클럭신호 입력단자(106)에 각 클럭단자(CP)가 공통으로 접속된다. 그리고 래치(32-36)의 출력단자(1Q7,1Q5,1Q3,1Q1,2Q7,2Q5,2Q3,2Q1,3Q7,3Q5,3Q3,3Q1)에 각 입력단자(A)가 각각 접속되며, 래치(32-36)의 출력단자(1Q6,1Q4,1Q2,1Q0,2Q6,2Q4,2Q2,2Q0,3Q6,3Q4,3Q2,3Q0)에 각 입력단자(B)가 각각 접속되어 제1선택신호에 의해 1개열의 비트 데이타를 선택 입력하여 지연 데이타 값만큼 클럭으로서 지연시켜 출력단자(Q1-Q12)를 통하여 출력한다.FIG. 4 is a detailed circuit diagram of the first register unit 40 of FIG. 3, in which a selection signal for selecting data input to two data input terminals A and B and data input terminals A and B is input. A selection signal input terminal A / B, a clock terminal CP for inputting a clock, a delay data input terminal L1-L32 for inputting delay data, and an output terminal Q for outputting delayed data. Branch is an example of 12 Motorola Shift Register MC14557Bs. In FIG. 4, the shift registers 40a to 40l are commonly connected to the output terminals 4Q0 to 4A5 of the control register 20 of FIG. Each selection signal input terminal A / B is painfully connected to the output terminal 4Q7 of 20, and each clock terminal CP is commonly connected to the clock signal input terminal 106. Each input terminal A is connected to the output terminals 1Q7, 1Q5, 1Q3, 1Q1, 2Q7, 2Q5, 2Q3, 2Q1, 3Q7, 3Q5, 3Q3, 3Q1 of the latches 32-36, respectively. Each input terminal B is connected to the output terminals 1Q6, 1Q4, 1Q2, 1Q0, 2Q6, 2Q4, 2Q2, 2Q0, 3Q6, 3Q4, 3Q2, and 3Q0 of -36), Selects bit data and delays it as a clock by the delay data value and outputs it through the output terminals Q1-Q12.

제5도는 상기 제3도 중 제2레지스터부(50)의 상세회로도로서, 8개의 데이타를 입력단자(I0a-I0d-I1a-I1d)와, 데이타 입력단자(I0a-I0d-I1a-I1d)에 입력되는 데이타를 선택하는 선택신호를 입력하는 선택신호 입력단자(S)와, 클럭을 입력하는 클럭단자(CP)와, 상기 선택된 데이타를 클럭에 의해 래치 출력하는 출력단자(Q)를 갖는 모토롤라(Motorola)사의 레지스터 74LS399를 3개 사용하여 구성한 예이다.5 is a detailed circuit diagram of the second register unit 50 in FIG. Motorola has a selection signal input terminal S for inputting a selection signal for selecting input data, a clock terminal CP for inputting a clock, and an output terminal Q for latching and outputting the selected data by a clock. This is an example of configuration using three registers 74LS399 of Motorola).

상기 제5도에서 레지스터(52-56)는 각가 제3도의 제어 레지스터(20)의 출력단자(4Q7)에 선택신호 입력단자(S)가 공통 접속되며, 클럭신호 입력단자(106)에 각 클럭단자(CP)가 공통으로 접속된다. 그리고 제3도의 래치(32)의 출력단자(1Q7,1Q5,1Q3,1Q1)에 레지스터(52)의 입력단자(1I0a-1I0d)가 각각 접속되고 래치(32)이 출력단자(1Q6,1Q4,1Q2,1Q0)에 레지스터(54)의 입력단자(1I1a-1I1d)가 각각 접속된다. 또한 래치(34)의 출력단자(2Q7,2Q5,2Q3,2Q1)에 레지스터(54)의 입력단자(2I0a-2I0d)가 각각 접속되고 래치(34)의 출력단자(2Q6,2Q4,2Q2,2Q0)에 레지스터(54)의 입력단자(2I1a-2I1d)가 각각 접속된다. 그리고 래치(36)의 출력단자(3Q7,3Q5,3Q3,3Q1)에 레지스터(56)의 입력단자(3I0a-3I0d)가 각각 접속되고 래치(36)의 출력단자(3Q6,3Q4,3Q2,3Q0)에 레지스터(56)의 입력단자(3I1a-3I1d)가 각각 접속된다. 또한 레지스터(52-56)는 각각 제1선택신호에 의해 1개열의 비트 데이타를 선택하여 각 출력단자(1Qa-1Qd-2Qa-2Qd, 3Qa-3Qd)를 통하여 출력한다.5, the select signals input terminal S is commonly connected to the output terminal 4Q7 of the control register 20 of FIG. 3 and each clock is connected to the clock signal input terminal 106. The terminal CP is connected in common. The input terminals 1I0a-1I0d of the register 52 are connected to the output terminals 1Q7, 1Q5, 1Q3, 1Q1 of the latch 32 of FIG. 3, respectively, and the latch 32 is connected to the output terminals 1Q6, 1Q4, 1Q2. The input terminals 1I1a-1I1d of the register 54 are connected to 1Q0, respectively. In addition, the input terminals 2I0a-2I0d of the register 54 are connected to the output terminals 2Q7, 2Q5, 2Q3, 2Q1 of the latch 34, respectively, and the output terminals 2Q6, 2Q4, 2Q2, 2Q0 of the latch 34 are connected. The input terminals 2I1a-2I1d of the register 54 are connected to each other. The input terminals 3I0a-3I0d of the register 56 are connected to the output terminals 3Q7, 3Q5, 3Q3 and 3Q1 of the latch 36, respectively, and the output terminals 3Q6, 3Q4, 3Q2 and 3Q0 of the latch 36 are connected. The input terminals 3I1a-3I1d of the register 56 are connected to each other. In addition, the registers 52-56 select one row of bit data according to the first selection signal and output them through the respective output terminals 1Qa-1Qd-2Qa-2Qd and 3Qa-3Qd.

제6도는 상기 제3도 중 제1선택 출력부(60)의 상세 회로도로서, 8개의 데이타 입력단자(I0a-I0d,I1a-I1d)와, 데이타 입력단자(I0a-I0d,I1a-I1d)에 입력되는 데이타를 선택하는 선택신호를 입력하는 선택신호 입력단자(S)와, 상기 선택된 데이타를 출력하는 4개의 출력단자(Za-Zd)를 갖는 모토롤라(Motorola)사의 멀티플렉서(Multiplexer) 75LS 158을 3개 사용하여 구성한 예이다.FIG. 6 is a detailed circuit diagram of the first selection output unit 60 of FIG. 3, and includes eight data input terminals I0a-I0d, I1a-I1d and data input terminals I0a-I0d, I1a-I1d. The Motorola multiplexer 75LS 158 has a selection signal input terminal S for inputting a selection signal for selecting input data and four output terminals Za-Zd for outputting the selected data. This is an example of using dogs.

상기 제6도에서 멀티플렉서(62-66)는 각각 제3도의 제어 레지스터(20)의 출력단자(4Q6)에 각 선택신호 입력단자(S)가 공통으로 접속된다. 그리고 제4도의 쉬프트 레지스터(40a-40d)의 출력단자(Q1-Q4)에 멀티플렉서(62)의 입력단자(10a-10d)가 각각 접속되며 제5도의 레지스터(52)의 출력단자(1Qa-1Qd)에 멀티플렉서(62)의 입력단자(I1a-I1d)가 각각 접속된다. 또한 쉬프트 레지스터(40e-40h)의 출력단자(Q5-Q8)에 멀티플렉서(64)의 입력단자(I0a-I0d)가 각각 접속되며 레지스터(54)의 출력단자(2Qa-2Qd)에 멀티플렉서(64)의 입력단자(I1a-I1d)가 각각 접속된다. 그리고 쉬프트 레지스터(40i-40l)의 출력단자(Q9-Q12)에 멀티플렉서(66)의 입력단자(I0a-I0d)가 각각 접속되며 레지스터(56)의 출력단자(3Qa-3Qd)에 멀티플렉서(64)의 입력단자(I1a-I1d)가 각각 접속된다.In Fig. 6, each of the multiplexers 62-66 is commonly connected to each of the select signal input terminals S to the output terminal 4Q6 of the control register 20 of Fig. 3, respectively. The input terminals 10a-10d of the multiplexer 62 are connected to the output terminals Q1-Q4 of the shift registers 40a-40d of FIG. 4, respectively, and the output terminals 1Qa-1Qd of the register 52 of FIG. Are connected to the input terminals I1a-I1d of the multiplexer 62, respectively. In addition, the input terminals I0a-I0d of the multiplexer 64 are connected to the output terminals Q5-Q8 of the shift registers 40e-40h, respectively, and the multiplexer 64 is connected to the output terminals 2Qa-2Qd of the register 54. The input terminals I1a-I1d of are respectively connected. Input terminals I0a-I0d of the multiplexer 66 are connected to the output terminals Q9-Q12 of the shift registers 40i-40l, respectively, and the multiplexer 64 is connected to the output terminals 3Qa-3Qd of the register 56. The input terminals I1a-I1d of are respectively connected.

제7도는 상기 제3도 중 제2선택 출력부(70)의 상세 회로도로서, 모토롤라(Motorola)사의 상기한 멀리플렉서 74LS 158을 3개 사용하여 구성한 예이다. 상기 제7도에서 멀티플렉서(72-76)는 각각 제3도의 제어 레지스터(20)의 출력단자(4Q6)에 각 선택신호 입력단자(S)가 공통으로 접속된다. 그리고 제4도의 쉬프트 레지스터(40a-40d)의 출력단자(Q1-Q4)에 멀키플렉서(72)의 입력단자(I1a-I1d)가 각각 접속되며 제5도의 레지스터(52)의 출력단자(1Qa-1Qd)에 멀티플렉서(72)의 입력단자(I0a-I0d)가 각각 접속된다. 또한 쉬프트 레지스터(40e-40h)의 출력단자(Q5-Q8)에 멀티플렉서(74)의 입력단자(I1a-I1d)가 각각 접속되며 레지스터(54)의 출력단자(2Qa-2Qd)에 멀티플렉서(74)의 입력단자(I0a-I0d)가 각각 접속된다. 그리고 쉬프트 레지스터(40i-40l)의 출력단자(Q9-Q12)에 멀티플렉서(76)의 입력단자(I1a-I1d)가 각각 접속되며 레지스터(56)의 출력단자(3Qa-3Qd)에 멀티플렉서(76)의 입력단자(I0a-I0d)가 각각 접속된다.FIG. 7 is a detailed circuit diagram of the second selective output unit 70 in FIG. 3 and is an example in which three of the above-described mulplexers 74LS 158 of Motorola are used. In Fig. 7, each of the multiplexers 72-76 is commonly connected to an output terminal 4Q6 of the control register 20 in Fig. 3 respectively. In addition, the input terminals I1a-I1d of the mucky-plexer 72 are connected to the output terminals Q1-Q4 of the shift registers 40a-40d of FIG. 4, respectively, and the output terminals 1Qa of the register 52 of FIG. Input terminals I0a-I0d of the multiplexer 72 are connected to -1Qd, respectively. In addition, the input terminals I1a-I1d of the multiplexer 74 are connected to the output terminals Q5-Q8 of the shift registers 40e-40h, respectively, and the multiplexer 74 is connected to the output terminals 2Qa-2Qd of the register 54. Input terminals I0a to I0d are respectively connected. The input terminals I1a-I1d of the multiplexer 76 are connected to the output terminals Q9-Q12 of the shift registers 40i-40l, respectively, and the multiplexer 76 is connected to the output terminals 3Qa-3Qd of the register 56. Input terminals I0a to I0d are respectively connected.

상기 제3도 내지 제7도의 구성은 24핀 도트 매트릭스 프린터의 헤드 구동회로에 있어서 24개의 헤드핀을 반분하여 2열로 구성하였을 때의 구성예로서 헤드핀 열의 변경에 따라 다르게 구성될 수 있다.The configuration of FIGS. 3 to 7 is a configuration example in which the head drive circuit of the 24-pin dot matrix printer is divided into two rows by dividing the 24 head pins, which may be configured differently according to the change of the head pin row.

이하 본 발명에 따른 제3도 내지 제7도의 동작예를 상세히 설명한다.Hereinafter, operation examples of FIGS. 3 to 7 according to the present invention will be described in detail.

첫번째로 제1도와 같은 헤드가 화살표방향(K)으로 이동하면서 인자할 경우의 동작은 다음과 같다.First, the operation in the case where the head as shown in FIG. 1 moves while printing in the arrow direction K is as follows.

제3도의 제어 레지스터(20)는 제1인에이블신호 입력단자(102)를 통하여 입력되는 제1인에이블신호에 의해 인에이블되어 버스버퍼(10)를 통한 8비트의 제어 데이타를 입력단자(4D0-4D7)에 입력하여 래치 출력한다. 이때 제1인에이블신호와 제어 데이타는 도시하지 않은 마시컴으로부터 입력되는 것으로, 제1인에이블신호는 제어 레지스터(20)의 래치 동작을 인에이블시키는 신호이며 제어 데이타는 각 1비트씩의 제1,제2선택신호와 6비트의 지연 데이타로 구성된 데이타이다. 그러므로 제어 데이타가 ＂00001111＂(0FH)로 제어 레지스터(20)에 입력되었다면, 제어 레지스터(20)의 출력단자(4Q0-4Q5)에서는 지연 데이타가 ＂01111＂으로, 즉 십진수 15로 출력된다. 그리고 제어 레지스터(20)의 출력단자(4Q7)에서는 제1선택신호가 ＂0＂으로 출력되며, 출력단자(4Q6)에서는 제2선택신호가 ＂0＂으로 출력된다. 이때 지연 데이타 ＂01111＂, 즉 15는 제1도와 같은 헤드의 제1열과 제2열 헤드핀의 간격(S)에 인자할 도트 수가 같은 값으로 설정되는 것이며, 여기서는 15도트를 인자할 때의 예를 든 데이타 값이다.The control register 20 of FIG. 3 is enabled by the first enable signal input through the first enable signal input terminal 102 to input 8-bit control data through the bus buffer 10 to the input terminal 4D0. -4D7) to latch output. At this time, the first enable signal and the control data are input from Marscum (not shown). The first enable signal is a signal that enables the latch operation of the control register 20 and the control data is the first bit of each bit. The data is composed of a second selection signal and 6 bits of delay data. Therefore, if the control data is input into the control register 20 at # 00001111_ (0FH), the delay data is outputted to # 01111 \, i.e., decimal 15, at the output terminals 4Q0-4Q5 of the control register 20. The first select signal is output as '0' at the output terminal 4Q7 of the control register 20, and the second select signal is output as '0' at the output terminal 4Q6. In this case, the delay data # 01111 \, i.e., 15 is set to the same number of dots to be printed in the space S between the first column and the second column head pins of the head shown in FIG. 1, and is an example of printing 15 dots. Is the data value.

데이타 레지스터부(30)의 래치(32-36)는 제2-제4인에이블신호 입력단자(103-105)를 통하여 입력되는 제2-제4인에이블신호에 의해 각각 순차적으로 인에이블되어 버스버퍼(10)를 통해 2개열의 비트 데이타(B1-B24)를 각각 8비트씩 순차적으로 입력단자(1D0-1D7,2D0-2D7,3D0-3D7)에 입력하여 래치하며 제1-제2레지스터부(40-50)로 출력한다. 이때 제2-제4인에이블신호는 도시하지 않은 마이컴으로부터 입력되는 것으로, 제2-제4인에이블신호는 각각 래치(32-36)의 래치 동작을 인에이블시키는 신호이다. 또한 비트 데이타(B1-B24)는 도시하지 않은 비트 데이타 포인터를 비트 데이타 버퍼의 처음으로 하여 출력되는 해당 데이타이다. 그리고 2개열의 비트 데이타(B1-B24) 중 1개열의 비트 데이타(B1,B3,B5,…B23)는 제1도와 같은 헤드의 제1열 헤드핀(H1)을 구동시켜 인자하기 위한 데이타이며, 다른 1개열의 비트 데이타(B2,B4,B6,…B24)는 제1도와 같은 헤드의 제2열 헤드핀(H2)을 구동시켜 인자를 하기 위한 데이타이다.The latches 32-36 of the data register unit 30 are sequentially enabled by the second and fourth enable signals input through the second and fourth enable signal input terminals 103-105, respectively. Two bits of bit data B1 through B24 are sequentially input to the input terminals 1D0-1D7, 2D0-2D7, and 3D0-3D7 through the buffer 10 to latch the first and second register parts. Output as (40-50). In this case, the second to fourth enable signals are input from a microcomputer (not shown), and the second to fourth enable signals are signals for enabling latch operations of the latches 32 to 36, respectively. Bit data B1-B24 are corresponding data outputted by using a bit data pointer (not shown) as the beginning of the bit data buffer. The bit data B1, B3, B5, ... B23 of one row of the two bit data B1-B24 is data for driving and printing the first column head pin H1 of the head as shown in FIG. The other one row of bit data B2, B4, B6, ... B24 is data for printing by driving the second row head pins H2 of the head as shown in FIG.

제4도의 쉬프트 레지스터(40a-40l)는 각각 래치(32-36)의 출력단자 (1Q7,1Q5,1Q3,1Q1,2Q7,2Q5,2Q3,2Q1,3Q7,3Q5,3Q3,3Q1)로부터 각 입력단자(A)에 입력되는 1개열의 비트 데이타(B1,B3,B5,…B23)와 래치(32-36)의 출력단자(1Q6,1Q4,1Q2,1Q0,2Q6,2Q4,2Q2,2Q0,3Q6,3Q4,3Q2,3Q0)로부터 각 입력단자(B)에 입력되는 다른 1개열의 비트 데이타(B2,B4.B6,…B24) 중 비트 데이타(B2,B4,B6…B24)를 제1선택신호 ＂0＂에 의해 선택하여 각각 1비트씩 입력한다. 또한 상기 선택된 비트 데이타(B2,B4,B6,…B24)는 클럭단자(106)를 통하여 입력되는 클럭에 의해 지연 데이타 ＂01111＂의 값만큼 지연되어 제1선택 출력부(60)와 제2선택 출력부(70)로 출력된다. 즉 15개의 클럭주기만큼 지연되어 출력된다. 이때 상기 클럭은 시스템 클럭을 사용한다.The shift registers 40a-40l of FIG. 4 are respectively input terminals from the output terminals 1Q7, 1Q5, 1Q3, 1Q1, 2Q7, 2Q5, 2Q3, 2Q1, 3Q7, 3Q5, 3Q3, 3Q1 of the latches 32-36. One row of bit data (B1, B3, B5, ... B23) input to (A) and the output terminals 1Q6, 1Q4, 1Q2, 1Q0, 2Q6, 2Q4, 2Q2, 2Q0, 3Q6, The bit selection signals B2, B4, B6, B24 of the other one row of bit data B2, B4. B6, ... B24 input from 3Q4, 3Q2, 3Q0 to each input terminal B Select by 0 'and input 1 bit each. In addition, the selected bit data B2, B4, B6, ... B24 is delayed by the value of the delay data # 01111 \ by the clock input through the clock terminal 106, so that the first selection output unit 60 and the second selection are selected. It is output to the output part 70. That is, it is delayed by 15 clock cycles and output. In this case, the clock uses a system clock.

그리고 제5도의 레지스터(52-56)는 각각 래치(32-36)의 출력단자 (1Q7,1Q5,1Q3,1Q1,2Q7,2Q5,2Q3,2Q1,3Q7,3Q5,3Q3,3Q1)로부터 각 입력단자(1I0a-1I0d,2I0a-2I0d,3I0a-3I0d)에 입력되는 1개열의 비트 데이타(B1,B3,B5,…B23)와 래치(32-36)의 출력단자(1Q6,1Q4,1Q2,1Q0,2Q6,2Q4,2Q2,2Q0,3Q6,3Q4,3Q2,3Q0)로부터 각 입력단자(1I1a-1I1d,2I1a-2I1d,3I1a-3I1d)에 입력되는 다른 1개열의 비트 데이타(B2,B4.B6,…B24) 중 비트 데이타(B1,B3,B5…B23)를 제1선택신호 ＂0＂에 의해 선택하여 각각 4비트씩 입력한다. 또한 상기 선택된 제1열 비트 데이타(B1,B3,B5,…B23)는 클럭 입력단자(106)를 통하여 입력되는 클럭에 의해 래치하여 각각 4비트씩 출력한다.The registers 52-56 of FIG. 5 are respectively input terminals from the output terminals 1Q7, 1Q5, 1Q3, 1Q1, 2Q7, 2Q5, 2Q3, 2Q1, 3Q7, 3Q5, 3Q3 and 3Q1 of the latches 32-36. One string of bit data (B1, B3, B5, ... B23) input to (1I0a-1I0d, 2I0a-2I0d, 3I0a-3I0d) and the output terminals 1Q6, 1Q4, 1Q2, 1Q0, The other one row of bit data B2, B4.B6,. The bit data B1, B3, B5, ... B23 among B24) is selected by the first selection signal # 0 'and inputs 4 bits each. Further, the selected first column bit data B1, B3, B5, ... B23 are latched by a clock input through the clock input terminal 106 and output four bits.

제1선택 출력부(60)의 제6도와 같은 멀티플렉서(62-66)는 각각 제2선택신호 ＂0＂에 의해 레지스터(52-56)의 출력단자(1Qa-1Qd,2Qa-2Qd,3Qa-3Qd)로부터 각각 입력단자(I1a-I1d)에 입력되는 12비트의 비트 데이타(B1,B3,B5,…B23)를 4비트씩 선택하여 입력하고, 출력단자(Za-Zd)를 통하여 각각 4비트씩 출력한다.The multiplexers 62-66, as shown in FIG. 6 of the first select output section 60, respectively, output terminals 1Qa-1Qd, 2Qa-2Qd, 3Qa- of the registers 52-56 by the second select signal? 0 ?. 12 bits of bit data (B1, B3, B5, ... B23) input to the input terminals I1a-I1d from 3Qd) are selected and input by 4 bits, respectively, and each of 4 bits is output through the output terminals Za-Zd. Will print them out.

그러므로 멀티플렉서(62-66)에서 출력되는 제1열 비트 데이타(B1,B3,B5,…B23)에 의해 제1도와 같은 헤드이 제1열 헤드핀(H1)이 구동되어 인자가 된다.Therefore, the first column head pins H1 are driven by the first column bit data B1, B3, B5, ... B23 output from the multiplexers 62-66 to drive the first column head pins H1.

한편 제2선택 출력부(70)의 제7도와 같은 멀티플렉서(72-76) 각각은 쉬프트 레지스터(40a-40l)에서 15클럭만큼 지연되어 입력단자(I1a-I1d)에 각각 입력되는 12비트이고 비트 데이타(B2,B4,B6,…B24)를 제2선택신호 ＂0＂에 의해 각각 4비트씩 선택하여 입력하고, 출력단자(Za-Zd)를 통하여 각각 4비트씩 출력한다.On the other hand, each of the multiplexers 72-76, as shown in FIG. 7 of the second selective output unit 70, is delayed by 15 clocks in the shift registers 40a-40l and is 12 bits respectively input to the input terminals I1a-I1d. The data B2, B4, B6, ... B24 are respectively selected and input by 4 bits by the second selection signal # 0 ', and output by 4 bits respectively through the output terminals Za-Zd.

그러므로 멀티플렉서(72-76)에서 출력되는 제2열 비트 데이타(B2,B4,B6,…B24)에 의해 제1도와 같은 헤드이 제2열 헤드핀(H2)이 구동되어 인자가 된다.Therefore, the second column head pins H2 are driven by the second column bit data B2, B4, B6, ... B24 output from the multiplexers 72-76 to drive the second column head pins H2.

따라서 지연 데이타 ＂01111＂에 해당하는 주기 동안은 제1열 비트데이타(B1,B3,B5,…B23)에 의해 제1열 헤드핀(H1)만이 구동되어 인자가 되고, 그후부터는 지연 데이타 ＂01111＂만큼 지연된 제2열 데이타(B2,B4,B6,…B24)에 의해 제2열 헤드핀(H2)도 같이 구동되어 인자가 된다.Therefore, during the period corresponding to the delay data # 01111, only the first column head pins H1 are driven and driven by the first column bit data B1, B3, B5, ... B23, and the delay data # 01111 is thereafter. The second column head pins H2 are also driven by the second column data B2, B4, B6, ... B24, which are delayed by several times, to be a factor.

두번째로 제1도와 같은 헤드가 상기한 방과 반대인 화살표방향(K')으로 이동하면서 인자할 경우의 동작은 다음과 같다.Secondly, the operation in the case where the head as shown in FIG. 1 moves while printing in the arrow direction K 'opposite to the above-described chamber is as follows.

이때는 도시하지 않은 마이컴으로부터 입력되는 8비트의 제어 데이타는 ＂11001111＂(OCFH)로서 버스버퍼(10)를 통하여 제어 레지스터(20)에 입력되어 래치 출력된다. 그러므로 제어 레지스터(20)이 출력단자(4Q7)에서는 제1선택신호가 ＂1＂로 출력되며 출력단자(4Q6)에서는 제2선택신호가 ＂1＂로 출력되고, 출력단자(4Q0-4Q5)에서는 지연 데이타가 ＂01111＂, 즉 15로 출력된다. 이때의 지연 데이타는 상기한 첫번째의 동작에서와 같은 값이 된다.At this time, the 8-bit control data input from the microcomputer (not shown) is input to the control register 20 via the bus buffer 10 as # 11001111 (OCFH) and latched out. Therefore, the control register 20 outputs the first selection signal at? 1? At the output terminal 4Q7, the second selection signal at? 1 ＂at the output terminal 4Q6, and at the output terminals 4Q0-4Q5. Delay data is output as # 01111 #, i.e., 15. The delay data at this time is the same as in the first operation described above.

또한 데이터 레지스터부(30)의 래치(32-36)는 상기한 첫번째의 동작설명에서와 같은 동작을 하여 비트 데이타(B1-B24)를 제1-제2레지스터부(40-50)로 출력한다.In addition, the latches 32-36 of the data register section 30 operate as in the first operation description described above, and output the bit data B1-B24 to the first-second register section 40-50. .

그리고 쉬프트 레지스터(40a-40l) 각각은 제1선택신호 ＂1＂에 의해 1개열의 비트 데이타(B1,B3,B5,…B23)를 선택하여 입력하고 제어 데이타 ＂01111＂의 값만큼 지연시켜 제1-제2선택 출력부(60-70)로 출력한다.Each of the shift registers 40a-40l selects and inputs one column of bit data B1, B3, B5, ... B23 according to the first selection signal # 1, and delays by the value of the control data # 01111 \. Output to the 1st-second selection output part 60-70.

또한 레지스터(52-56)는 각각 제1선택신호 ＂1＂에 의해 다른 1개열의 비트 데이타(B2,B4,B6,…B24)를 선택하여 입력하여 래치하고 제1-제2선택 출력부(60-70)로 출력한다.In addition, the registers 52-56 select and input different latch data B2, B4, B6, ... B24 according to the first selection signal # 1, respectively, and latch the first and second selection outputs. 60-70).

그러므로 멀티플렉서(72-76)에서 각각 제2선택신호 ＂1＂에 의해 다른 1개열의 비트 데이타(B2,B4,B6,…B24)를 4비트씩 선택하여 입력하고, 출력단자(Za-Zd)를 통하여 각각 4비트씩 출력하다.Therefore, the multiplexer 72-76 selects and inputs one bit string (B2, B4, B6, ... B24) of the other one string by four bits, respectively, by the second selection signal ＂1 출력, and outputs the terminals Za-Zd. Output 4 bits each through.

한편 멀티플렉서(62-66)는 각각 쉬프트 레지스터(40a-40l)에서 15클럭만큼 지연된 비트 데이타(B1,B3,B5,…B23)를 제2선택신호 ＂1＂에 의해 4비트씩 선택하여 입력하고, 출력단자(Za-Zd)를 통하여 각각 4비트씩 출력한다.On the other hand, the multiplexers 62-66 select bit data B1, B3, B5, ... B23 delayed by 15 clocks from the shift registers 40a-40l, respectively, by 4 bits according to the second selection signal # 1 '. 4 bits are output through the output terminals Za-Zd.

따라서 지연 데이타 ＂01111＂에 해당하는 최초 15클럭 주기 동안은 제2열 비트 데이타(B2,B4,B6,…B24)에 의해 제1도와 같은 헤드의 제2열 헤드핀(H2)만이 구동되어 인자가 되고, 그후부터는 지연 데이타 ＂01111＂만큼 지연된 제1열 비트 데이타(B1,B3,B5,…B24)에 의해 제1열 헤드핀(H1)도 같이구동되어 인자가 된다.Therefore, during the first 15 clock cycles corresponding to the delay data # 01111, only the second column head pins H2 of the head shown in FIG. 1 are driven by the second column bit data B2, B4, B6, ... B24, and the After that, the first column head pins H1 are also driven together by the first column bit data B1, B3, B5, ... B24 delayed by the delay data # 01111 'to become a factor.

따라서 인자속도 및 인자질, 즉 헤드핀 열간의 간격에 인자될 도트의 수가 변경된다 해도 각 열 사이의 간격에 인자될 도트의 수에 대응되게 지연 데이타의 값을 설정하면, 헤드핀의 열 구성에 무관하게 비트 데이타를 출력하여 용이하게 헤드핀의 구동을 제어할 수 있게 된다.Therefore, even if the printing speed and printing quality, i.e., the number of dots to be printed in the interval between the headpin rows is changed, the delay data value is set corresponding to the number of dots to be printed in the interval between the columns, Irrespective of the bit data output, the driving of the head pin can be easily controlled.

한편 헤드핀 열이 상기한 바와 다르게 변경될시, 즉 예를 들어 24개의 헤드핀을 삼분하여 3열로 구성하여 인자를 할시에는 우선 8비트의 1개열의 비트 데이타를 제1선택신호에 의해 선택하여 제1지연 데이타에 의해 지연 출력하고 다른 8비트의 1개열의 비트 데이타를 제1선택신호에 의해 선택하여 제2지연 데이타에 의해 출력하도록 제1레지스터부(40)를 구성한다. 그리고 또 다른 8비트의 1개열의 비트 데이타를 제1선택신호에 의해 선택하여 출력하도록 제2레지스터부(50)를 구성한다. 다음에 제1레지스터부(40)에서 선택되어 서로 다른 지연값만큼 지연된 2개열의 비트 데이타와 제2레지스터부(50)에서 선택된 1개열의 비트 데이타를 제2선택신호에 의해 각각 선택하여 제1,제2,제3열 헤드핀을 구동시키는 제1,제2,제3열 비트 데이타로서 출력하도록 제1-제2선택 출력부(60-70)를 구성하면 된다. 이때 제1,제2선택신호가 각 2비트, 제1,제2지연 데이타가 6비트로 되도록 제어 데이타를 설정하며, 이에 따라 제어 레지스터(20)를 확장하면 된다.On the other hand, when the head pin row is changed differently from the above, that is, for example, when 24 head pins are divided into three columns for printing, one bit data of 8 bits is first selected by the first selection signal. The first register section 40 is configured to delay the output by the first delay data, select one bit data of another 8 bits by the first selection signal, and output the second bit data by the second delay data. The second register section 50 is configured to select and output another 8-bit bit data of one string by the first selection signal. Next, two rows of bit data selected by the first register unit 40 and delayed by different delay values and one row of bit data selected by the second register unit 50 are respectively selected by the second selection signal. The first to second selection output units 60 to 70 may be configured to output the first, second and third column bit data for driving the second and third column head pins. At this time, the control data is set such that the first and second selection signals are each 2 bits, and the first and second delay data are 6 bits. Accordingly, the control register 20 may be extended.

상술한 바와 같이 본 발명은 헤드핀이 2열 이상으로 구성된 24핀 도트 매트릭스 프린터의 헤드 구동회로에 있어서, 헤드핀의 열구성 및 각 헤드핀 열의 간격에 인자될 도트의 수가 변경될 시 각열에 해당하는 비트 데이타를 인자 방향에 대응하여 변경 도트수 만큼 지연시켜 헤드핀을 구동하는 회로로서 헤드핀의 열구성과 인자속도와 인자질의 변경시 및 인자방향 변경시 헤드핀의 구동을 용이하게 제어할 수 있다. 또한 인자시 제어시간이 종래에 비해 단축되어 비트 데이타의 준비시간이 충분하게 되므로 각 라인의 끝에서의 대기현상 발생을 방지할 수 있어 인자에 소요되는 전체 시간을 줄일 수 있는 이점이 잇다.As described above, in the head driving circuit of a 24-pin dot matrix printer having two or more head pins, the present invention corresponds to a column when the head pin column structure and the number of dots to be printed in the interval of each head pin row are changed. It is a circuit for driving the head pin by delaying bit data corresponding to the printing direction by the number of changing dots. It is possible to easily control the driving of the head pin when the thermal composition of the head pin and the printing speed and quality are changed and the printing direction is changed. have. In addition, since the control time at the time of printing is shortened compared to the conventional method, the preparation time of the bit data is sufficient, so that the occurrence of waiting at the end of each line can be prevented, thereby reducing the overall time required for printing.

Claims

In the head driving circuit of a 24-pin dot matrix printer, control data consisting of delay data input to the input terminals A1 to A8 through the data bus 101 and first and second selection signals, and two bits of bit data B1. A bus buffer 10 that buffers -B24 and outputs it through the output terminals Y1-Y8 and an input terminal 4D0-4D7 are connected to the output terminals Y1-Y8 of the bus buffer 10. The control data is latched by the first enable signal input through the first enable signal input terminal 102 to output delay data through the output terminals 4Q0-4Q5 and the first selection through the output terminal 4Q7. Connected to a control register 20 for outputting a signal and outputting a second selection signal through an output terminal 4Q6, and output terminals Y1 to Y8 of the bus buffer 10; The bit data B1-B by second, third, and fourth enable signals inputted through four enable signal input terminals 103, 104, and 105, respectively. A data register section 30 for latching out 24, an output terminal of the data register section 30, and an output terminal 4Q0-4Q5, 4Q7 of the control register 20, and the data register section 30; The bit data of one string of the bit data B1-B24 outputted from the P-B24 is selected by the first selection signal and shifted and delayed by the value of the delay data to the clock input through the clock input terminal 106. Bit data B1-B24 connected to the first register 40, the output terminal of the data register unit 30, and the output terminal 4Q7 of the control register 20, and output from the data register unit 30. A second register section 50 which selects and inputs bit data of one column of the first column by the first selection signal and latches it out by the clock, an output terminal 4Q6 of the control register 20 and the first register; Output terminal of the unit 40 and the second register unit 50 One column of bit data connected to the output terminal and delayed output from the first register unit 40 or one column of bit data output from the second register unit 50 is selected by the second selection signal. Bit data B1, B3, B5,... B23) connected to a first selective output section 60, an output terminal 4Q6 of the control register 20, an output terminal of the first register section 40, and an output terminal of the second register section 50; And bit string data output from the first register unit 40 and delayed output from the second register unit 50 by using the second selection signal to select second column bit data ( A head drive circuit of a 24-pin dot matrix printer, characterized in that it comprises a second selective output section (70) output as B2, B4, B6, ... B24.

The data register section (30) according to claim 1, wherein the input registers (1D0-1D7) are connected to the output terminals (Y1-Y8) of the bus buffer (10), thereby providing 8 bits of bit data (B1-B24). The latch 32 for latching the bit data B1-B8 by the second enable signal and the input terminals 2D0-2D7 are connected to the output terminals Y1-Y8 of the bus buffer 10 so that the bit data is connected. A latch 34 for latching 8-bit bit data B9-B16 of the (B1-B24) by the third enable signal, and an input terminal to the output terminals (Y1-Y8) of the bus buffer (10). (3D0-3D7) is connected to constitute a latch 36 for latching 8-bit bit data B17-B24 of the bit data B1-B24 by the fourth enable signal. Head drive circuit of pin dot matrix printer.

The control register according to claim 2, wherein each of the delay data input terminals (L1-L32) is commonly connected to the output terminals (4Q0-4Q5) of the control register (20). Each selection signal input terminal A / B is commonly connected to the output terminal 4Q7 of 20, and each clock terminal CP is commonly connected to the clock signal input terminal 106. Each input terminal A is connected to the output terminals 1Q7, 1Q5, 1Q3, 1Q1, 2Q7, 2Q5, 2Q3, 2Q1, 3Q7, 3Q5, 3Q3 and 3Q1 respectively, and the outputs of the latches 32-36 are It comprises a shift register 40a-40l to which each input terminal B is connected to terminals 1Q6, 1Q4, 1Q2, 1Q0, 2Q6, 2Q4, 2Q2, 2Q0, 3Q6, 3Q4, 3Q2 and 3Q0, respectively. The head drive circuit of a 24-pin dot matrix printer.

10. The clock terminal of claim 7, wherein the second register unit (50) is connected to an output terminal (4Q7) of the control register (20) and a selection signal input terminal (S) is connected to the clock signal input terminal (106). CP is connected, and input terminals 1I0a-1I0d are connected to the output terminals 1Q7, 1Q5, 1Q3, 1Q1 of the latch 32, respectively, and the latch 32 is connected to the output terminals 1Q6, 1Q4, 1Q2. And a select signal input terminal S connected to an output terminal 4Q7 of the control register 20 and a register 52 to which input terminals 1I1a-1I1d are respectively connected to 1Q0. A clock terminal CP is connected to 106, an input terminal 2I0a-2I0d is connected to output terminals 2Q7, 2Q5, 2Q3, and 2Q1 of the latch 34, respectively, and an output of the latch 34 is output. A register 54 to which the input terminals 2I1a-2I1d are connected to the terminals 2Q6, 2Q4, 2Q2 and 2Q0, respectively, and a selection signal input terminal S to the output terminal 4Q7 of the control register 20 are connected. And clocks the clock signal input terminal 106. CP is connected, input terminals 3I0a-3I0d are connected to output terminals 3Q7, 3Q5, 3Q3, 3Q1 of latch 36, respectively, and output terminals 3Q6, 3Q4, A head driving circuit of a 24-pin dot matrix printer, characterized in that it comprises a register (56) to which input terminals (3I1a-3I1d) are connected to 3Q2 and 3Q0, respectively.

The output signal of the shift register 40a-40d according to claim 8, wherein the first selection output unit 60 is connected to an output terminal 4Q6 of the control register 20 and a selection signal input terminal S is connected. An input terminal 10a to 10d connected to terminals Q1 to Q4, respectively, and a multiplexer 62 to which input terminals I1a to I1d are respectively connected to output terminals 1Qa-1Qd of the register 52; Each selection signal input terminal S is connected to the output terminal 4Q6 of the control register 20, and input terminals I0a-I0d are connected to the output terminals Q5-Q8 of the shift register 40e-40h. A multiplexer 64 connected respectively to the output terminals 2Qa-2Qd of the register 54, and an input signal I1a-I1d connected thereto, and a selection signal to the output terminal 4Q6 of the control register 20, respectively. The input terminal S is connected, the input terminals I0a-I0d are connected to the output terminals Q9-Q12 of the shift registers 40i-40l, respectively, and the output terminals 3Qa-3Qd of the register 56 are connected. In) Here (I1a-I1d) is a 24-pin dot-matrix printer head driving circuit, characterized in that consisting of a multiplexer 66 which is connected, respectively.

10. The output signal of the shift register 40a-40d according to claim 9, wherein the second selection output section 70 is connected to an output terminal 4Q6 of the control register 20 and a selection signal input terminal S is connected. Input terminals I1a-I1d are respectively connected to terminals Q1-Q4, and input terminals I0a-I0d are respectively connected to output terminals 1Qa-1Qd of the register 52; Each selection signal input terminal S is connected to the output terminal 4Q6 of the control register 20, and input terminals I1a-I1d are connected to the output terminals Q5-Q8 of the shift register 40e-40h. A multiplexer 74 connected to each of the input terminals I0a-I0d to the output terminals 2Qa-2Qd of the register 54, and a selection signal to the output terminal 4Q6 of the control register 20, respectively. The input terminal S is connected, the input terminals I1a-I1d are connected to the output terminals Q9-Q12 of the shift registers 40i-40l, respectively, and the output terminals 3Qa-3Qd of the register 56 are connected. In) Here (I0a-I0d) is a 24-pin dot-matrix printer head driving circuit, characterized in that consisting of a multiplexer 76 which is connected, respectively.