KR930008501B1

KR930008501B1 - 메시지 송수신 장치 및 방법

Info

Publication number: KR930008501B1
Application number: KR1019900016052A
Authority: KR
Inventors: 백영식; 이영희; 이현태; 강영만; 김종문
Original assignee: 재단법인 한국전자통신연구소; 경상현; 한국전기통신공사; 이해욱
Priority date: 1990-10-10
Filing date: 1990-10-10
Publication date: 1993-09-07
Also published as: KR920009127A

Abstract

내용 없음.

Description

메시지 송수신 장치 및 방법

제 1 도는 본 발명에 의한 메시지 송수신 장치의 구성을 나타낸 블럭도.

제 2a 도는 본 발명에 의한 메시지 수신 처리방법의 흐름도.

제 2b 도는 본 발명에 의한 메시지 송신 처리방법의 흐름도.

＊ 도면의 주요 부분에 대한 부호의 설명

100 : 프로세서 110a : 송신 TAG 비트

110b : 수신 TAG 비트 120a : 송신제어회로

120b : 수신 제어 회로 130a : 송신 FIFO 메모리칩

130b : 수신 FIFO 메모리칩 140a : 송신칩

140b : 수신칩.

본 발명은 메시지 송수신 장치 및 방법에 관한 것으로, 특히 고속통신용 칩인 TAXI 칩을 사용하여 메시지를 송수신 장치 및 방법에 관한 것이다.

AMD 사에서 새로이 개발하여 사용화된 고속의 전송칩인 TAXI 칩은 100Mbits/sec 이상의 속도를 제공하나 바이트를 전송하는 간단한 기능만을 제공하기 때문에 메시지 전송을 위한 새로운 방법이 요구된다.

TAXI 칩에 대한 자세한 사항은 Am7968/Am7969 TAXI chip_TMArticle reprints, AMD와 TAXI chip Integrated Circuits, Technical Manual, AMD에 상세하게 기술되어 있다.

TAXI 칩은 송신기능을 수행하는 AM7968과 수신기능을 수행하는 AM7969로 구성되어 데이타를 전송하는 기능과 제어를 위한 기능이 제공된다. 기본적으로 데이타는 8비트의 폭으로 구성되며, 제어비트는 3비트로 구성되지만 9비트의 데이타와 2비트의 제어비트, 또는 10비트의 데이타와 1비트의 제어비트로도 구성이 가능하다. 본 발명은 이와 같이 TAXI 칩에서 제공하는 기본 기능을 이용하여 두지점간 메시지 전송을 가능하게 한다.

TAXI 칩은 100Mbits/sec이상의 고속이기 때문에 백투백(back-to-back) 메모리 효과가 있다. 즉 한쪽의 메모리에 쓰면, 다른쪽의 메모리에 이미 전송된 상태처럼 보인다. 왜냐하면 100Mbits/sec는 10nsec 속도로 일반적인 메모리의 액세스 속도보다 빠르기 때문이다. 이와 같은 백투백 메모리기능 때문에 구동 프로그램이 간단하고 그 양이 10-20 어세블러 언어로 줄어든다.

본 발명은 FIFO 칩과 TAXI 칩을 사용하고 패리티 비트를 TAG비트로 사용하여 TAXI 칩은 100Mbits/sec이상의 고속 메시지 전송이 가능하도록 하는 메시지 송수신 장치 및 방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명에 따른 메시지 송수신 장치는, 메시지 송수신 절차를 제어하는 프로세서와, 상기 프로세서에서 제공하는 메시지의 부분 표시신호인 제어비트를 일시저장하는 송신 제어비트 저장수단과, 상기 프로세서에서 제공하는 메시지와 상기 송신 제어 비트 저장수단에 저장된 제어비트를 함께 수신하여 저장하는 다중 송신 FIFO 메모리 수단과, 상기 다중 송신 FIFO 메모리 수단에 저장된 메시지와 제어비트를 전달받아 고속으로 전송하는 송신 TAXI 수단과, 상기 다중 송신 FIFO 메모리 수단에 저장된 송신 데이타를 상기 송신 TAXI 수단에 차례로 전달되게 제어하는 송신 제어수단과, 상대측으로 부터 전송되어온 데이타를 수신하는 수신 TAXI 수단과, 상기 수단 TAXI 수단을 통해 수신된 데이타를 상기 프로세서가 액세스 할 수 있도록 저장하는 다중 수신 FIFO 메모리 수단과, 상기 수신 TAXI 수단에 수신된 메시지가 차례로 상기 다중 수신 FIFO 메모리 수단으로 분배되도록 제어하는 수신 제어수단과, 상기 다중 수신 FIFO 메모리 수단에 저장된 수신 데이타중 제어비트만을 입력받아 상기 프로세서로 전달하는 수신 제어비트 저장수단을 구비하는 것을 특징으로한다.

또한, 본 발명에 따른 메시지송수신 방법은 상기 메시지송수신 장치에 적용되며, 프로세서부터의 송신될 메시지를 메시지의 길이상의 위치를 표시하는 제어비트와 함께 차례로 상기 다중 송신 FIFO 메모리 수단에 저장하는 제 1 단계와, 상기 제 1 단계 수행후, 상기 다중 송신 FIFO 메모리 수단에 저장된 순서대로 상기 송신 TAXI 수단을 통해 수신하여 수신되는 순서대로 수신 FIFO 메모리 수단에 저장하고, 프로세서가 하나의 수신 FIFO 메모리 수단을 읽어 제어비트가 메시지의 시작임을 알리는 제어비트인가를 조사하는 제 3 단계와, 상기 제 3 단계 수행후, 시작 제어비트가 아니면 오류처리한 후 종료하는 제 4 단계와, 상기 제 3 단계 수행후, 시작 제어비트이면 메시지의 마지막임을 알리는 제어비트가 검출될때 까지 수신 FIFO 메모리 수단 읽기를 계속하여 마지막임을 알리는 제어비트가 검출되면 오류처리하고 종료하는 제 5 단계를 구비하여 수행하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제 1 도는 본 발명에 의한 메시지 송수신 장치의 구성을 나타낸 블럭도로 100은 프로세서, 110a는 송신 TAG 비트 일시저장 수단(이하, 간략하게 송신 TAG 비트라 함). 110b는 수신 TAG 비트 일시저장 수단(이하, 간략하게 수신 TAG 비트라 함). 120a는 송신제어회로, 120b는 수신 제어회로, 130a는 송신 FIFO 메모리칩, 130b는 수신 FIFO 메모리칩 140a는 송신칩, 140b는 수신칩을 각각 나타낸다.

본 발명에 의한 메시지 송수신 장치는 제 1 도에 도시한 바와 같이, 메시지의 송수신 절차를 제어하는 프로세서(100)와, 상기 프로세서(100)에서 제공하는 메시지의 길이상의 위치 표시신호인 태그비트를 일시저장하는 송신 TAG 비트 레지스터(110a)와, 상기 프로세서에서 제공하는 메시지를 4바이트 단위로 수신하되, 상기 송신 TAG 비트 레지스터(110a)에 저장된 1비트 태스신호와 함께 수신하는 4개의 송신 FIFO 메모리칩(130a)과, 상기 4개의 송신 FIFO 메모리칩(130a)의 각각에 저장된 9비트의 메시지를 전달받아 100Mbits/sec의 속도롤 전송하는 송신 TAXI 칩(140a)과, 상기 4개의 송신 FIFO 메모리칩(130a)을 하나씩 선택하여 차례대로 송신 TAXI 칩(140b)을 통해 9비트씩 송신하도록 제어하는 송신 제어회로(120a)와 전송되어온 메시지 데이타를 수신하는 수신 TAXI 칩(140B)과, 상기 수신 TAXI 칩(140b)통해 수신된 메시지 데이타를 상기 프로세서(100)가 액세스 할 수 있도록 각 9비트씩 총 36비트단위로 저장하는 4개의 수신 FIFO 메모리칩(130b)과, 상기 수신 TAXI 칩(140b)에 수신된 메시지가 9비트 단위로 하나씩 차례로 상기 수신 FIFO 메모리칩(130b)으로 분배 되도록 제어하는 수신 제어회로(120b)와, 상기 수신 FIFO 메모리칩(130b)에 저장된 수신 데이타중 태그만을 입력받아 상기 프로세서(100)로 전달하는 수신 TAG 비트 레지스터(110b)를 구비한다.

상기의 구성은 32비트 프로세서를 사용하는 일실시예에 대하여 설명하기 위한 구성이다. 이에 따라 32비트를 수용하기 위해 송수신 각각 총 4개의 FIFO 메모리를 사용하며, 하나의 송신 및 수신 FIFO 메모리칩은 전체길이가 각각 9비트의 크기를 갖는다. FIFO 메모리칩의 8비트는 메시지가 저장되고 1비트는 메시지의 처음, 중간, 끝을 표시하는 태그비트가 저장된다. 상기 송신 및 수신 TAG 비트 레지스터(100a, 110b)는 읽고 쓸수 있는 레지스터로 구성하여 태그비트를 사용하자 마음대로 정할 수 있다.

여기서, 바람직한 실시예로서 상기 송신 TAXI 칩(140a)은 AMD 사의 AM7968 TX 칩으로, 수신 TAXI 칩(140B)은 AMD 사의 AM7969 RX 칩으로 구현하였다.

제 2 도는 본 발명에 의한 메시지 송수신 처리방법의 흐름도로서, (a)는 송신에 따른 처리흐름도, (b)는 수신에 따른 처리흐름도를 각각 나타낸다.

먼저 제 2a 도를 참조하여 송신에 따른 처리절차를 살펴보면, 프로세서(100)는 상대편 시스템으로 메시지를 송신하기 위해 먼저 프레임 길이 카운터를 초기화 시키고(210), 송신 TAG 비트 레지스터(110a)에 메시지의 시작을 나타내는 시작 태그를 쓰고, 메시지의 첫번째 롱워드를 송신 FIFO 메모리 칩(130a)에 쓴다(220, 230). 이때, 상기 시작 태그도 함께 송신 FIFO 메모리 칩(130a)에 씀으로써 메시지의 처음부분임을 표시한다.

다음으로, 송신 TAG 비트 레지스터(110a)에 실제내용 메시지를 나타내는 내용 태그를 쓴후, 송신 FIFO 메모리 칩(130a)에 메시지가 마지막에 도달했는지를 조사하여(270) 마지막이 아니면, 프레임 길이 카운터 값을 하나 감소시키면서 프레임 길이 카운터의 값이 '0'이 될 때까지 한 프레임의 메시지를 모두 저장한 후, 프로세서(100)는 송신 TAG 비트(110a)에 메시지의 마지막을 알리는 끝남 태그를 쓴후, 메시지의 마지막 롱워드를 송신 FIFO 메모리 칩(130a)에 상기 끝남 태그와 함께 쓴다(280, 290). 그리고 송신제어 회로(120a)가 송신 TAXI 칩(140a)를 통해 프로세서(100)로 부터의 송신 메시지를 상기 송신 FIFO 메모리칩 별로 출력하도록 제어하고 종료한다(300).

이와 같이 송신 FIFO 메모리 칩(130a)에 쓰여진 메시지는 송신칩(AM796) TX)(140a)을 통해 100 Mbits/sec의 속도로 전송된다,

다음으로 제 2b 도를 참조하여 수신에 따른 절차를 살펴보면, 상기와 같은 송신과정을 거친 상대측의 송신 메시지는 수신 TAXI 칩(140b)를 통해 수신되어 수신 제어회로(120b)에 의해 수신되는 순서대로 수신 FIFO 메모리 칩(130b)에 저장되며 수신되는 데이타는 메시지와 태그를 포함하여 9비트이다. 프로세서(100)는 메시지의 수신이 있는지 계속하여 FIFO 메모리 칩(130b)의 상태비트를 조사하여(310), 메시지가 수신된 상태로 판명되면, 프로세서(100)는 먼저 하나의 FIFO 메모리 칩을 읽는다(320).

그리고 수신데이타중이 태그값을 읽어(330), 시직 태그비트가 아니면 오류처리한 후 종료하고(350), 시작 태그비트이면 메시지의 마지막임을 알리는 태그비트가 검출될때 까지 FIFO 메모리 칩(130b) 읽기를 계속한다(340, 350). 마지막임을 알리는 태그 그비트가 검출됨에 따라 수신처리를 종료하고, 마지막 태그비트가 검출되지 않고 시작 태그비트가 검출되면 오류 처리하고(360) 종료한다.

따라서, 상기와 같이 이루어지는 본 발명은, 다중의 송수신 FIFO 메모리칩을 사용하여 송수신 버퍼의 크기를 크게하고 수신절차를 간략히 함으로써 시스템의 성능을 향상시키는 효과가 있다. 또한 100 Mbits/sec의 전송이 필요한 응용분야와 상대적으로 고속전송장치가 필요한 분야에 적용이 가능하다.

Claims

고속으로 메시지를 송수신하는 장치에 있어서, 메시지 송수신 절차를 제어하는 프로세서(100)와, 상기 프로세서(100)에서 제공하는 메시지의 부분 표시신호인 제어비트를 일시저장하는 송신 제어비트 저장수단(110a)과, 상기 프로세서(100)에서 제공하는 메시지와 상기 송신 제어 비트 저장수단(110a)에 저장된 제어비트를 함께 수신하여 저장하는 다중 송신 FIFO 메모리 수단(130a)과, 상기 다중 FIFO 메모리 수단(130a)에 저장된 메시지와 제어비트를 전달받아 고속으로 전송하는 송신 TAXI 수단(140a)과, 상기 다중 송신 FIFO 메모리 수단(130a)에 저장된 송신 데이타를 상기 송신 TAXI 수단(140a)에 차례로 전달되게 제어하는 송신 제어수단(120a)과, 상대측으로 부터 전송되어온 데이타를 수신하는 수신 TAXI 수단(140b)과, 상기 수신 TAXI 수단(140b)을 통해 수신된 데이타를 상기 프로세서(100)가 액세스 할 수 있도록 저장하는 다중 수신 FIFO 메모리 수단(130b)과, 상기 수신 TAXI 수단(140b)에 수신된 메시지가 차례로 상기 다중 수신 FIFO 메모리 수단(130b)으로 분배 되도록 제어하는 수신 제어수단(120b)과, 상기 다중 수신 FIFO 메모리 수단(130b)에 저장된 수신 데이타 중 제어 비트만을 입력받아 상기 프로세서(100)로 전달하는 수신 제어 비트 저장수단(110b)을 구비하는 것을 특징으로 하는 메시지 송수신 장치.
제 1 항에 있어서, 상기 송신 및 제어비트 저장수단(110a, 110b)은 읽고 쓸수 있는 레지스터로 구성되어 상기 제어비트를 사용자가 임으로 정의할 수 있도록 한 것을 특장으로 하는 메시지 송수신장치.
메시지 송수신 절차를 제어하는 프로세서(100)와, 상기 프로세서(100)에 연결된 송신 및 수신 제어비트 저장수단(110a, 110b)과, 상기 프로세서(100)와 상기 송신및 수신 제어 비트 저장수단(110a, 110b)에 연결된 다중 송신 및 수신 FIFO 메모리 수단(130a, 130b)과, 상기 다중 송신 및 수신 FIFO 메모리 수단(130a)에 연결된 송신 및 수신 TAXI 수단(140a, 140b)과, 상기 다중 송신 및 수신 FIFO 메모리 수단(130a, 130b)과 상기 송신 및 수신 TAXI 수단(140a, 140b)에 연결된 송신 및 수신 제어수단(120a)을 구비한 메시지송수신 장치에 적용되는 메시지 송수신방법에 있어서, 프로세서(100)로 부터의 송신될 메시지를 메시지의 길이상이 위치를 표시하는 제어비트와 함께 차례로 상기 다중 송신 FIFO 메모리 수단(130a)에 저장하는 제 1 단계(210 내지 290) 수행후, 상기 다중 송신 FIFO 메모리 수단(130a)에 저장된 순서대로 상기 송신 TAXI 수단(140a)를 통해 전송하는 제 2 단계(300)와, 상기 제 2 단계(300)와 같은 송신과정을 거친 상대측의 송신 메시지를 수신 TAXI 수단(140b)을 통해 수신하여 수신되는 순서대로 수신 FIFO 메모리 수단(130b)에 저장하고, 프로세서(100)가 하나의 수신 FIFO 메모리 수단(130b)을 읽어 제어비트가 메시지의 시작임을 알리는 제어비트인가를 조사하는 제 3 단계(310 내지 330)와, 상기 제 3 단계(310 내지 330) 수행후, 시작 제어비트가 아니면 오류처리한 후 종료하는 제 4 단계(360)와, 상기 제 3 단계(310 내지 330) 수행후, 시작 제어비트이면 메시지의 마지막임을 알리는 제어비트가 검출될때 까지 수신 FIFO 메모리 수단(130b) 읽기를 계속하여 마지막임을 알리는 제어비트가 검출되면 수신처리를 종료하고, 마지막 제어비트가 검출되지 않고 시작 제어비트가 검출되면 오류처리하고 종료하는 제 5 단계(340 내지 360)을 구비하여 수행하는 것을 특징으로 하는 메시지 송수신 제어방법.