KR930007561B1 - Reference level determination circuit for digital signal detection - Google Patents
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Abstract
Description
제1도는 종래의 디지털신호 레벨 설정을 나타내는 설명도.1 is an explanatory diagram showing a conventional digital signal level setting.
제2도는 종래의 구성도.2 is a conventional configuration diagram.
제3도는 본발명의 구성도.3 is a block diagram of the present invention.
제4도는 본발명의 동작 플루오챠트.4 is an operational fluorochart of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11-12,21-22 : 증폭기 13-14,17-20 : 버퍼11-12,21-22: Amplifier 13-14,17-20: Buffer
15 : 장시간 피크값 검출부 16 : 단시간 피크값 검출부15: long time peak value detector 16: short time peak value detector
23 : 가산기 24 : 비교기23: adder 24: comparator
R1-R4: 저항 C1-C4: 커패시터R 1 -R 4 : Resistor C 1 -C 4 : Capacitor
D1-D4: 다이오드D 1 -D 4 : Diode
본발명은 기준레벨 설정회로에 관한 것으로, 특히 TV신호중 수직귀선 구간에 있는 각 디지털신호를 구분하여 적절한 기준레벨을 설정하므로써 하이(High) 또는 로우(Low)의 정확한 논리값으로 정의할 수 있도록 한 디지털신호 검출용 기준레벨 설정회로 관한 것이다. TV신호중 수직귀선 구간에 디지털 데이터가 실리는 예는 문자방송 즉 텔리텍스트(Teletext)의 경우가 있다. 국내 문자방송의 경우에 있어서 디지털신호 레벨의 설정은 제1도에 나타낸 바와같이 논리값 "0"(로우)는 기준백색레벨을 100으로 하였을때의 기준흑색레벨치 제로(Zero)로 정의하며, 논리값 "1"(하이)는 70으로 정의하였다.The present invention relates to a reference level setting circuit, and in particular, it is possible to define an accurate logic value of high or low by distinguishing each digital signal in the vertical retrace section of the TV signal and setting an appropriate reference level. A reference level setting circuit for digital signal detection. An example in which digital data is carried in the vertical retrace section of a TV signal is a case of text broadcasting, that is, teletext. In the case of domestic character broadcasting, the digital signal level is set as a logical value "0" (low) as shown in FIG. 1, and is defined as the reference black level zero when the reference white level is 100. The logical value "1" (high) was defined as 70.
또한, 디지털신호의 하이 또는 로우상태의 논리값을 판독하기 위한 검출 기준레벨의 설정은 통상 논리값 하이의 절반치인 35로 하였다. 이와같이 검출 기준레벨치 35를 설정하기 위한 종래기술을 첨부된 제2도를 참조하여 상술하면 다음과 같다. 먼저 종래의 구성은 TV신호를 각각 입력하는 제1증폭부(1) 및 제2증폭부(2)와, 상기 제1증폭부(1)의 정출력단 및 부출력단에 각각 연결되는 제1버퍼부(3) 및 제2버퍼부(4)와, 상기 제1버퍼부(3)와 제2버퍼부(4)의 출력을 더한 후 이를 이등분하여 출력하는 가산 및 승산부(5)와, 상기 가산 및 승산부(5)와 제2증폭부(2)의 출력을 두 입력으로 하는 비교부(6)로 이루어졌다. 이것의 동작은 먼저 TV신호가 제1증폭부(1) 및 제2증폭부(2)에 각각 입력되면 제1증폭부(1)는 부(-)출력과 정(+)출력으로 구분 출력하고 이 두 출력신호는 각각 제1버퍼부(3)와 제2버퍼부(4)를 거쳐 가산 및 승산부(5)에 입력한다.The detection reference level for reading the logic value in the high or low state of the digital signal was set to 35, which is half of the normal logic value high. The prior art for setting the detection reference level value 35 as described above will be described below with reference to FIG. 2. First, the conventional configuration includes a first amplifier 1 and a second amplifier 2 for inputting a TV signal, respectively, and a first buffer unit connected to the positive output terminal and the sub output terminal of the first amplifier 1, respectively. (3) and the second buffer unit 4, an addition and multiplication unit 5 for adding the output of the first buffer unit 3 and the second buffer unit 4 and dividing it into two parts, and the addition And a comparator 6 having the outputs of the multiplier 5 and the second amplifier 2 as two inputs. The operation of the TV signal is first inputted to the first amplifier 1 and the second amplifier 2, respectively, the first amplifier 1 is divided into negative (+) output and positive (+) output These two output signals are input to the adder and multiplier 5 via the first buffer section 3 and the second buffer section 4, respectively.
따라서 상기 가산 및 승산부(5)는 디지털신호 검출을 위한 기준레벨로서 35를 출력하게 된다. 한편 제2증폭부(2)의 출력신호는 상기 가산 및 승산부(5)의 출력신호인 디지털신호 검출을 위한 기준레벨 신호와 함께 비교부(6)로 입력된다. 상기 비교부(6)는 제2증폭부(2)의 출력신호인 TV신호와 가산 및 승산부(5)의 출력신호인 기준레벨 신호를 비교하여 TV신호가 기준레벨 신호 이상이면 논리값 "1"(하이)를 출력하고 이하이면 논리값 "0"(로우)을 출력한다.Therefore, the adder and multiplier 5 outputs 35 as a reference level for digital signal detection. On the other hand, the output signal of the second amplifier 2 is input to the comparator 6 together with the reference level signal for detecting the digital signal which is the output signal of the adder and multiplier 5. The comparison unit 6 compares the TV signal, which is the output signal of the second amplifier 2, with the reference level signal, which is the output signal of the adder and multiplier 5, and the logical value " 1 " Outputs "(high) and outputs a logic value" 0 "(low) if less.
여기서, 디지털신호 검출을 위한 기준레벨을 35로 함은 상기한 바와같이 백색 기준레벨치를 100으로 하고 흑색 기준레벨치를 0으로 설정했을 경우를 말한다.Here, setting the reference level for detecting the digital signal to 35 means that the white reference level value is set to 100 and the black reference level value is set to 0 as described above.
그러나 상기 종래기술은 입력하는 TV신호의 논리값 "1"과 "0"의 평균값만을 산출하여 이를 디지털신호검출을 위한 기준레벨로 설정하기 때문에 입력된 TV신호에 왜곡현상 및 약전계 발생등의 외부 노이즈로 인해 레벨 자체가 변하면 논리값 "1" 또는 "0"을 잘못 판단하게 되는 문제점이 있었다.However, since the conventional technology calculates only the average value of the logical values "1" and "0" of the input TV signal and sets it as a reference level for digital signal detection, external distortions such as distortion and weak electric field are generated in the input TV signal. If the level itself changes due to noise, there is a problem in that the logic value "1" or "0" is incorrectly determined.
본발명은 상기 단점을 제거키 위한 것으로 입력되는 신호가 불안정하더라도 정확히 디지털신호 검출용 기준레벨을 설정하여 주므로써 데이터의 에러를 최소화시킬 수 있는 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention aims to provide a circuit that can minimize errors in data by accurately setting a reference level for digital signal detection even if an input signal is unstable.
상기 목적을 달성하기 위하여 본발명은 TV신호를 일정 증폭도로 증폭하는 제1증폭부와, 상기 제1증폭부의 정·부 출력신호를 모두 각각 입력함과 동시에 데이터의 필드구간 및 데이터라인 사이의 구간을 각각의 기준시간으로 하고 이 기준시간동안 출력되는 최고값과 최저값이 설정된 흑·백 기준레벨(B)(W)과 하이·로우 기준레벨(H)(L)을 각각 넘지 않도록 유지시키는 장시간 피크값 검출부 및 단시간 피크값 검출부와, 상기 장시간 피크값 검출부의 최고, 최저 출력값과 단시간 피크값 검출부의 최고·최저 출력값들을 각각 입력하고 그 합을 일정 증폭도로 증폭하는 제2증폭부 및 제3증폭부와, 상기 제2증폭부와 제3증폭부의 출력신호를 가산하여 이를 신호검출 레벨 신호로 출력하는 가산기를 포함한다.In order to achieve the above object, the present invention inputs a first amplifier for amplifying a TV signal with a constant amplification and a positive and negative output signal of the first amplifier, respectively, and a section between a field section and a data line of data. Is the reference time, and the long peak that keeps the highest and lowest output values during this reference time not exceeding the set black / white reference level (B) (W) and high-low reference level (H) (L), respectively. A second amplifier and a third amplifier for inputting a value detector and a short time peak value detector, the highest and lowest output values of the long time peak value detector, and the highest and lowest output values of the short time peak value detector, respectively, and amplifying the sum with a constant amplification. And an adder for adding the output signals of the second amplifier and the third amplifier and outputting the output signals as signal detection level signals.
제3도는 본발명의 일실시예를 나타내는 전체 구성도로서, TV신호를 각각 입력하여 일정 증폭도로 증폭하는 증폭기(11)(12)와, 상기 증폭기(11)의 정·부 출력신호를 각각 입력하는 버퍼(13)(14)와, 다이오드(D1)(D2)와 커패시터(C1)(C2)와 저항(R1)(R2)으로 이루어지고 데이터의 필드구간을 기준시간으로 하며, 상기 버퍼(13)(14)의 출력을 모두 입력하여 출력되는 최고값과 최저값이 상기 기준시간동안 기준 흑·백 레벨(B)(W)을 넘지 않도록 구성한 장시간 피크값 검출부(15)와, 다이오드(D3)(D4)와 커패시터(C3)(C4)와 저항(R3)(R4)으로 이루어지고 데이터라인 사이의 구간을 기준시간으로 하며, 상기 버퍼(13)(14)의 출력을 모두 입력하여 출력되는 최고값과 최저값이 상기 기준시간동안 설정된 논리값 하이·로우레벨(H)(L)을 넘지 않도록 구성한 단시간 피크값 검출부(16)와, 상기 장시간 피크값 검출부(15)의 최고값과 최저값을 각각 입력하는 버퍼(17)(18)와, 상기 단시간 피크값 검출부(16)의 최고값과 최저값을 각각 입력하는 버퍼(19)(20)와, 상기 버퍼(17)(18)의 출력합을 일정 증폭도록 증폭하는 증폭기(21)와, 상기 버퍼(19)(20)의 출력합을 일정 증폭도로 증폭하는 증폭기(22)와, 상기 증폭기(21)(22)의 출력신호를 가산하는 가산기(23)와, 디지털신호 검출을 위한 기준레벨 신호인 상기 가산기(23)의 출력신호를 TV신호를 그대로 일정 증폭한 증폭기(12)의 출력신호와 비교하여 논리값 "1" 또는 "0"를 출력하는 비교기(24)로 구성한 것이다. 상기 구성의 동작을 첨부된 제4도를 참조하여 설명하여 설명하면 다음과 같다.3 is an overall configuration diagram showing an embodiment of the present invention, in which amplifiers 11 and 12 for inputting TV signals and amplifying them with constant amplification, respectively, and positive and negative output signals of the amplifier 11 are respectively inputted. Buffer (13) and (14), diode (D 1 ) (D 2 ), capacitor (C 1 ) (C 2 ), and resistor (R 1 ) (R 2 ). A long time peak value detector 15 configured to input the outputs of the buffers 13 and 14 so that the highest value and the lowest value do not exceed the reference black / white level (B) (W) during the reference time; And a diode (D 3 ) (D 4 ), a capacitor (C 3 ) (C 4 ), and a resistor (R 3 ) (R 4 ), the interval between the data lines being a reference time, and the buffer 13 ( A short time peak value configured such that the highest value and the lowest value output by inputting all the outputs of 14) do not exceed the logic high / low level (H) (L) set during the reference time. Buffers 17 and 18 for inputting the output 16 and the highest and lowest values of the long-term peak value detector 15, respectively, and buffers for inputting the highest and lowest values of the short-time peak value detector 16, respectively. (19) (20), an amplifier (21) for amplifying the output sum of the buffers (17) and (18) to a constant amplification, and an amplifier for amplifying the output sum of the buffers (19, 20) with a constant amplification ( 22, an adder 23 for adding the output signals of the amplifiers 21 and 22, and an amplifier for amplifying the TV signal with the output signal of the adder 23, which is a reference level signal for digital signal detection, as it is. The comparator 24 outputs a logic value "1" or "0" in comparison with the output signal of (12). The operation of the configuration will be described with reference to FIG. 4 attached as follows.
먼저 TV신호가 입력하면 이 신호는 증폭이득이 각각 A1, A2인 증폭기(11)(12)에서 증폭된다. 이어 상기 증폭기(11)이 정(+)출력신호는 버퍼(13)를 거쳐 장시간 피크값 검출부(15)의 다이오드(D1)와 단시간 피크값 검출부(16)의 다이오드(D3)에 동시에 입력된다. 또한, 상기 증폭기(11)의 부(-)출력신호는 버퍼(14)를 거쳐 장시간 피크값 검출부(15)의 다이오드(D2)와 단시간 피크값 검출부(16)의 다이오드(D4)에 동시에 입력된다.First, when the TV signal is input, the signal is amplified by the amplifiers 11 and 12 having amplification gains A 1 and A 2 , respectively. Followed by input to the diode (D 3) of the diode (D 1) and a short-time peak value detector 16 of the amplifier 11 is positive (+) output signal is a long period of time the peak value detection unit 15 via the buffer 13 at the same time do. In addition, the amplifier 11 of the unit - at the same time the diode (D 4) of the output signal is a diode (D 2) and the short-time peak value detector (16) for a long time the peak value detection unit 15 via the buffer 14 () Is entered.
여기서 장시간 피크값 검출부(15)는 데이터가 실려있는 각 라인구간(단시간)보다 긴 각각의 필드(Field)기간을 기준시간(장시간)으로 하고 이 기준시간동안 TV신호입력이 증폭기(11)의 정출력보다 높으면 상기 다이오드(D1)가 도통하여, 커패시터(C1)에 입력하는 TV신호와 증폭기(11)의 정출력신호가 같을때까지 충전한다.Here, the long-term peak value detection section 15 sets each field period longer than each line section (short time) on which data is loaded as a reference time (long time), and the TV signal input is set by the amplifier 11 during this reference time. If it is higher than the output, the diode D 1 conducts and charges until the TV signal input to the capacitor C 1 and the positive output signal of the amplifier 11 are the same.
또한, 입력되는 TV신호가 커패시터(C1)에 충전된 전압보다 낮을 경우에는 다이오드(D1)는 역바이어스되어 출력값은 입력의 최고값과 같은 전압으로 유지되는 동작을 반복한다. 증폭기(1)의 부출력단을 통해 입력하는 신호의 경우도 상기 정출력단을 통해 입력하는 신호의 경우와 동일한 동작으로 최저값이 유지된다.In addition, when the input TV signal is lower than the voltage charged in the capacitor (C 1 ), the diode (D 1 ) is reverse biased and the output value is maintained at the same voltage as the maximum value of the input. In the case of the signal input through the sub-output terminal of the amplifier 1, the lowest value is maintained by the same operation as in the case of the signal input through the constant output terminal.
즉, 장시간 피크값 검출부(15)의 두 출력단을 통해서는 설정된 기준 흑·백 레벨치를 넘지않는 최고값(A1×W)과 최저값(A1×B)의 신호가 유지된다.That is, the signals of the highest value (A 1 × W) and the minimum value (A 1 × B) not exceeding the set reference black and white level values are maintained through the two output terminals of the peak value detection section 15 for a long time.
한편, 단시간 피크값 검출부(16)의 동작은 그 기준시간을 TV주사선의 각 라인 사이의 구간으로 하는것만 다를뿐 상기 장시간 피크값 검출부(15)의 동작과 같으며 두 출력단을 통해서는 설정된 디지털 논리값 하이·로우 레벨치(H)(L)를 넘지않는 최고값(A1×H)과 최저값(A1×L)의 신호가 유지된다. 이어 장시간 피크값 검출부(15)와 단시간 피크값 검출부(16)의 각 최고값과 최저값들은 버퍼(17-20)를 통해 증폭기(21)(22)에 입력되고 여기에서 그 합이 각각 소정의 증폭도 A3, A4로 증폭된다.On the other hand, the operation of the short-time peak value detector 16 is different from the operation of the long-term peak value detector 15, except that the reference time is the interval between the lines of the TV scan line, and the digital logic is set through the two output terminals. The signals of the highest value A 1 × H and the lowest value A 1 × L not exceeding the value high and low level values H (L) are held. Subsequently, the highest and lowest values of the long time peak value detector 15 and the short time peak value detector 16 are input to the amplifiers 21 and 22 through the buffer 17-20, and the sums thereof are respectively amplified by a predetermined amount. A 3 , A 4 are amplified.
즉, 증폭기(21)(22)의 각 출력신호(S1)(S2)는 아래의 식(1)과 같이 나타낼 수 있다.That is, each output signal S 1 (S 2 ) of the amplifiers 21 and 22 may be represented by Equation (1) below.
S1=A3×[A1(W-B)] …………………………………………………………(1)S 1 = A 3 × [A 1 (WB)]. … … … … … … … … … … … … … … … … … … … … … (One)
S2=A4×[A1(H-L)] …………………………………………………………(2)S 2 = A 4 × [A 1 (HL)]. … … … … … … … … … … … … … … … … … … … … … (2)
그리고, 상기 증폭기(21)(22)의 출력신호는 가산기(23)에서 더해진 후 그 신호(S3)가 비교기(24)의 한 단자에 바로 디지털신호 검출을 위한 기준레벨치로서 입력한다. 상기 가산기(24)의 출력신호(S3)는 아래의 식(3)으로 나타낼 수 있다.The output signals of the amplifiers 21 and 22 are added by the adder 23, and the signal S 3 is directly input to one terminal of the comparator 24 as a reference level value for digital signal detection. The output signal S 3 of the adder 24 can be represented by the following equation (3).
S3=A1[A3×(W-B)+A4(H-L)]……………………………………………(3)S 3 = A 1 [A 3 × (WB) + A 4 (HL)]... … … … … … … … … … … … … … … … … (3)
비교기(24)에서는 타단자에 입력한 증폭도(A2)를 갖는 증폭기(12)를 통과한 TV신호와 비교하여 증폭기(12)의 출력신호(S4)가 상기 신호(S3)보다 크면 논리값"1"을 적으면 논리값 "0"를 출력하게 된다.In the comparator 24, when the output signal S 4 of the amplifier 12 is larger than the signal S 3 compared with the TV signal passed through the amplifier 12 having the amplification degree A 2 input to the other terminal. When the logical value "1" is written, the logical value "0" is output.
여기서, 상기 증폭기(12)의 출력신호(S4)는 아래의 식(4)로 나타낼 수 있으며, 식(3) 식(4)에 의해 순수TV신호는 식(5)으로 나타낼 수 있다.Here, the output signal S 4 of the amplifier 12 may be represented by Equation (4) below, and pure TV signal may be represented by Equation (5) by Equation (4).
S4=A2×TV신호 ………………………………………………………………(4)S 4 = A 2 × TV signal. … … … … … … … … … … … … … … … … … … … … … … … (4)
한편, 원하는 신호검출 기준레벨치는 백·흑 기준레벨을 100과 0으로 하고 논리값 하이·로우레벨을 70으로 하였을 경우 35이므로 각 증폭기(11)(12)(21)(22)의 이득관계는 식(5)에서 아래의 식 (6) (7)과 같이 조정할 수 있다.On the other hand, since the desired signal detection reference level value is 35 when the white / black reference level is set to 100 and 0 and the logic high / low level is set to 70, the gain relationship of each of the amplifiers 11, 12, 21 and 22 is Equation (5) can be adjusted as in Equation (6) (7) below.
따라서 식(5)를 통해서는 원하는 값 35를 얻을 수가 있다.Therefore, the desired value 35 can be obtained through equation (5).
이상과 같이 본발명에 의하면 입력하는 TV신호가 불안정하더라도 정확히 디지털신호 검출레벨을 잡아주므로써 검출데이터의 에러를 최소화시킬 수 있을 뿐만 아니라 식(5)에서와 같이 각 증폭기(11)(12)(21)(22)들의 이득을 적절히 조절할 수 있으므로 보다 광범위한 디지털신호 검출용 기준레벨을 설정할 수 있는 효과가 있다.As described above, according to the present invention, even if the input TV signal is unstable, it is possible to minimize the error of the detection data by accurately holding the digital signal detection level, and as shown in Equation (5), each amplifier 11 (12) ( Since the gains of 21) and 22 can be adjusted appropriately, a wider range of digital signal detection reference levels can be set.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900019483A KR930007561B1 (en) | 1990-11-29 | 1990-11-29 | Reference level determination circuit for digital signal detection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900019483A KR930007561B1 (en) | 1990-11-29 | 1990-11-29 | Reference level determination circuit for digital signal detection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920011073A KR920011073A (en) | 1992-06-27 |
| KR930007561B1 true KR930007561B1 (en) | 1993-08-12 |
Family
ID=19306743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900019483A KR930007561B1 (en) | 1990-11-29 | 1990-11-29 | Reference level determination circuit for digital signal detection |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930007561B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010011281A (en) * | 1999-07-27 | 2001-02-15 | 서평원 | Announcement Broadcasting Storage Method In Voice Offer Unit |
| KR100430305B1 (en) * | 2001-07-21 | 2004-05-04 | 엘지전자 주식회사 | Voice Message Change Device And Method Of Voice Data Service Board |
-
1990
- 1990-11-29 KR KR1019900019483A patent/KR930007561B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR920011073A (en) | 1992-06-27 |
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| A201 | Request for examination | ||
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| GRNT | Written decision to grant | ||
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