KR930007040B1

KR930007040B1 - 시스템 제어기에 대한 고 우선순위 요구의 록 아웃 방지회로

Info

Publication number: KR930007040B1
Application number: KR1019870012915A
Authority: KR
Inventors: 제로 메 쾨겔 로버트; 라빈스 레오나드
Original assignee: 허니웰뷸 인코오포레이티드; 루이스 피 엘빈저
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1993-07-26
Also published as: KR890008679A

Abstract

내용 없음.

Description

시스템 제어기에 대한 고 우선순위 요구의 록 아웃 방지회로

제1도는 본 발명의 회로가 포함되어 있는 시스템 제어 유니트를 포함하는 데이타 처리 시스템을 도시한 도면.

제2도는 제1도 데이타 처리 시스템의 시스템 제어 유니트에 대한 기능 블록도.

제3도는 동일 메모리 유니트에 대한 2개의 상이한 포트들로부터의 요구들에 대한 타이밍도.

제4도는 2개의 상이한 포트들로부터의 동시 요구들에 대한 타이밍도.

제5도는 본 발명의 회로를 사용하는 시스템 제어 유니트의 포트 요구 제어 유니트에 대한 기능 블록도.

제6도는 본 발명의 회로를 사용하는 시스템 제어 유니트의 행위 우선순위 선택제어 유니트에 대한 기능 블록도.

제7도는 본 발명의 회로를 사용하는 제6도 행위 우선순위 선택 제어 유니트의 포트 우선순위 허용 제어 유니트에 대한 논리도.

제8도는 본 발명의 회로를 사용하는 제6도 행위 우선순위 선택 제어 유니트의 포트 우선순위 전개 금지 제어 유니트에 대한 논리도.

제9도는 포트 우선순위 선택 제어 유니트의 부분 논리도.

제10도는 본 발명의 회로에 대한 기능 블록도.

제11도는 제10도 본 발명의 바람직한 실시예 회로의 논리도.

제12도는 시스템 재어 유니트의 행위 래지스터에 대한 부분 기능 블록도.

제13a도 및 13b도는 본 발명의 바람직한 실시예의 포트요구 제어 유니트에 대한 논리도.

제14도는 시스템 제어 유니트를 통한 데이타 흐름을 나타내는 데이타 레지스터의 기능 블록도.

제15도는 시스템 제어 유니트의 바람직한 실시예의 메모리 인터페이스에 대한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 :데이타 처리 시스템(DPS) 20 : 메모리

30 : 중앙 처리 유니트(CPU) 40 : 입/출력(I/O 유니트

50 : 시스템 제어 유니트(SCU) 51 : 포트

54 : 메모리 유니트 비지 제어 유니트

56 : 행위 우선순위 선택 제어 유니트 58 : 행위 래지스터

150-154 : 비교 유니트 156 : 포트 요구 허용 제어 유니트

162 : 포트 우선 선택 제어 유니트

본 특허 출원은, 본 출원과 동일 날짜로 출원되고, 본 출원의 양수인인 허니웰 인포메이션시스템즈 인코오포레이티드에 양도된, Robert J.Koegel등에 의한 "다중 명령 레벨 조건부 회전식 포트 서비싱 우선 순위 계층 구조를 갖는 시스템 액세스 제어장치"라는 제하의 미합중국 특허 출원 제3354호에 관한 것이다.

본 발명은 데이타 처리 시스템의 시스템 제어 유니트에 대한 소정 명령 형태가 록 아웃(lock out)되는 것을 방지하는 회로에 관한 것으로써, 더욱 구체적으로 말하면 다중 명령 레벨조건부 회전식 서비싱 우선순위 계층구조를 갖는 시스템 제어 유니트에 대한 고 우선순위 요구의 록 아웃 방지용 신호 발생 회로에 관한 것이다.

본 시스템의 시스템 제어 유니트는 포트군을 기초로 한 포트 우선순위를 포함하고, 그 결과로써, 차단된 포트가 바이패스될 수 있다. 이 차단포트는 데이타 처리 시스템의 탄뎀 구성에서 특히 발생할 수 있으며, 이에 의해 2개의 중앙 처리 유니트(SCU)는 2개의 대응 시스템 제어 유니트(CPU) 각각에 대한 요구를 행하고, 양 SCU에는 2개의 입/출력(I/O) 유니트가 각각 접속된다. 본 발명은 소정 우선순위 레벨을 갖는 복수의 명령 형태를 지닌 시스템 제어 유니트내에 포함된다. 본 발명이 포함된 시스템 제어 유니트의 포트 서비싱은 두 가지 레벨의 명령, 즉 하이(hig) 및 로우(low)에 기초를 두는데, 하이 레벨 명령은 로우 레벨명령보다 높은 우선 순위를 갖는다. 각 레벨은 서로 독립적이다.

레벨내의 우선 순위는, 레벨내의 상위 우선순위 포트가 시스템의 어느 요부가 유효하지 않음으로 인하여 차단되는 미결정 서비스 요구를 갖지 않는다면, 포트를 서비스할 시 회전된다. 하위 고 우선순위 요구가 미결정 상위 고 우선순위 요구를 초과한 소정 회수로 서비스되었다는 것이 결정될 경우, 본 발명의 회로는 시스템 제어 유니트가 장비들(CPU 및 그에 부설된 I/O 유니트)로부터의 추가요구로 하여금 SCU에 의해 처리되지 못하게 하게끔 제어신호를 발생시킨다. 각 포트 사용자는 그것에 명령 레벨을 소정 선택 간격이 지나도 선택되지 않을 경우 달성된 시스템 요구 조건 범위내에서 변결시킬 수 있다.

따라서, 본 발명에 의하면, 다중 명령 레벨 조건부 회전식 다중 포트 서비싱 우선순위 계층구조를 갖는 시스템 제어기에 대한 고 우선순위 요구 록 아웃 방지용 회로가 제공된다.

데이타 처리 시스템은 시스템 제어기를 포함하는데, 이 시스템 제어기는 그것의 대응 포트에 동작식으로 접속된 복수 장비로부터의 액세스 요구에 응답하여 최소 하나의 부시스템에 대한 액세스를 제어한다. 액세스 요구는 복수의 명령 레벨들중 하나이며, 여기에서 명령 레벨들은 서로에 관하여 소정 우선순위를 갖고, 아울러 포트들은 각 명령 레벨내에서 서로에 관하여 소정 포트 우선순위를 갖는다. 그 포트 우선순위는 액세스가 부여된 장비들로부터의 액세스 요구에 대응하는 명령 레벨내에서 조건부로 회전된다.

시스템 제어기는 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로를 포함한다. 그 회로는 미결정 상위 고 우선순위 요구에 액세스가 부여되지 않는 회수를 계수하기 위한 계수 요소를 구비한다. 계수한 결과치는 계수 요소내에 일시 기억되는 계수값이다. 계수 요소에 동작식으로 접속된 비교요소는 그 계수값을 소정값에 비교하는데, 이 소정값은 데이타 처리 시스템이 미결정 상위 고 우선순위 요구의 바이패싱을 허용할 소정 회수이다. 계수값이 그 소정값과 같을 때 비교요소로부터 제어신호가 출력된다. 제어신호는 각 포트에 결합되어, 장비들로부터의 어느 추가 액세스 요구도 시스템 제어기에 의해 허용되지 못하게 한다.

또한, 록 아웃 방지 회로는 액세스가 부여된 후속 고 우선순위 요구가 최상위 고 우선순위 요구가 아니라는 것이 결정될 때 제어신호를 유지하기 위해, 비교요소에 동작식으로 접속된 래치요소를 포함하여, 모든 미결정 고 우선순위 요구에 액세스가 부여될 때까지 제어신호는 유지된다. 계수기 요소에 동작식으로 접속된 리세트 요소는, 고 우선순위 요구에 액세스가 부여되고, 미결정 상태인 상위 고 우선순위 요구가 없을 경우, 계수값을 리세트시킨다.

따라서, 본 발명의 제1목적은 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로를 제공하는 것이다.

본 발명의 제2목적은 다중 명령 레벨조건부 회전식 우선순위 계층구조를 갖는 시스템 제어기에 대한 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로를 제공하는 것이다.

본 발명의 제3목적은 각각 소정 우선순위를 갖는 복수 명령 레벨을 갖는 시스템 제어기에 대한 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로를 제공하는 것이다.

본 발명의 제4목적은 각각 소정 우선순위를 갖고 서로 독립적인 복수 명령 레벨을 갖는 시스템 제어기에 대한 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로를 제공하는 것이다.

본 발명의 제5목적은, 각각 소정 우선순위를 갖고 서로 독립적인 복수 명령 레벨을 갖는데, 각 포트의 각 레벨내의 우선순위가 그 레벨내의 상위 우선순위 포트가 미결정 상태인 서비스 요구를 갖지 않는다면 포트를 서비스할시 회전되는, 시스템 제어기에 대한 미결정 상위 고 우선순위 요구의 록 아웃방지용 회로를 제공하는 것이다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

제1도를 참조하면, 여기에는 본 발명의 회로를 포함하는 시스템 제어 유니트(SCU)(50)를 포함한 데이타 처리 시스템(DPS)(10)이 도시되어 있다. DPS(10)에는, 메모리(20), 중앙 처리 유니트(CPU)(30) 및, 여러가지 주변기기(PER)와 번갈아 인터페이스하는 입/출력(I/O) 유니트(40)가 포함된다. (CPU)(30) 및 (I/O) 유니트(40)는 시스템 제어 유니트(SCU)(50)를 개재하여 메모리(20)와 인터페이스한다. (CPU)(30) 및 (I/O) 유니트(40)는 DPS(10)의 소정 태스크를 수행하기 위해 메모리(20)에 대한 요구를 행한다. SCU(50)(때로는 메모리 제어기로 언급됨)는 동시 또는 거의 동시에 요구가 행해질 때 CPU(30)나 I/O 유니트(40)가 메모리(20)에 대한 액세스를 행할 것인지의 여부를 결정한다. 메모리(20)에 대한 액세스 요구(또는 내부 SCU 레지스터에 대한 액세스 요구)내의 콘플릭스를 해소하기 위해, SCU(50)의 논리 시스템은 고 우선순위 요구가 먼저 부여될 우선순위 구조를 포함한다.

일반적으로, CPU(30)는 메모리(20)에 대한 액세스가 부여되기 전에 단 기간의 시간을 대기할 여유가 있다. 어떤 경우에는, I/O 유니트(40)가 디스크 파일과 같은 디바이스와 인터페이스하고 있을 때, I/O 유니트(40)와 디스크 파일가네 발생하는 I/O 특성(즉, 데이타 전송)으로 인하여 I/O 유니트(40)는 대기할 여유가 없다. 어떤 경우에는, I/O 유니트(40)가 메모리(20)에 대한 신속한 액세스를 요구하지 않는 주변기기와 인터페이스하고 있는 경우, I/O 유니트는 대기할 여유가 있다. 결국, 고ㆍ저 우선순위 명령과 같은 여러 형태의 명령이 DPS(10)안에 포함되고, 그 명령들은 장비들(DPS(10)의 바람직한 실시예에서의 CPU(30)나 I/O 유니트(40)에 의해 부여되어, 메모리(20)에 대한 약세스 부여시 SCU(50)에 의해 적절한 결정이 행해지는 것을 보장하는 것을 돕는다.

바람직한 실시예에서 활용된 명령 포맷이 표1에 도시되어 있다. SCU(50)는 명령 레벨내의 포트 번호를 기초로 하여 초기 우선순위를 갖는 복수의 포트를 포함하는데, 바람직한 실시예에서는 SCU(50)는 포트 0-7을 포함한다. I/O 유니트(40)나 CPU(30), 또는 대응 포트에 접속될 수 있는 어느 부가 장비로부터의 요구를 서비스한 결과로써, 명령 레벨내의 우선순위가 저 우선순위 포트가 차단되지 못하게 하게끔 회전될 수 있다. 또한, 그 우선순위의 회전은 응답되지 않았던 명령레벨내에 미결정 상태인 상위 우선순위 요구가 없을시 조건부적이다. 이것은 아울러 상위 우선순위 요구가 애매하게 통과되지 않는 것을 보장한다. 오직 두 가지 명령 레벨만이 바람직한 실시예에 포함되었지만, 본 기술분야에 숙련된 자는 명령레벨의 수효가 증가될 수 있다는 것을 알 수 있을 것이다. 아울러, 포트 0 및 1만이 SCU(50)의 바람직한 실시예에 대한 설명에서 활용되지만, 부가 장비들이 유효포트들에 인터페이스될 수 있고 포트의 수효가 수정될 수 있다는 것을 알 수 있겠다.

데이타 처리 시스템(10)의 바람직한 실시예에서의 메모리(20)는 메모리 유니트 0(200)에서, 메모리 유니트 15(215)까지 16개의 메모리 유니트를 포함하며, 각 메모리 유니트 0-15는 버스(220)에 접속되고, 버스(220)는 입/출력 버스(도시생략)를 포함하며, SCU(50)가 버스(220)에 또한 접속된다.

SCU(50)와 CPU(30) 사이 및 SCU(50)와 I/O 유니트(40)사이에는, 각각 상호접속 라인들(31,41)을 개재한 데이타 교환용 I/O 프로토콜이 존재한다. CPU(30)나 I/O 유니트(40)가 메모리(20)를 액세스하고자 할 경우, 각 상호 접속 라인들(31',41')상에 요구신호가 세트되고, 이들 라인들은 도시된 상호 접속 라인들(31,41)의 부분이다. 상호 접속 라인들 (31,41)뿐만 아니라 버스(220)가 데이타라인, 어드레스 라인 및 명령ㆍ제어 라인을 포함한다는 것을 이해할 수 있겠다. 또한, 명령을 나타내는 신호와 메모리 위치를 나타내는 신호가 요구장비(즉, CPU(30)나 I/O 유니트(40)에 의해 각 상호접속 라인들(31",41")상에 세트된다. SCU(50)의 논리 시스템은 CPU(30)나 I/O 유니트(40)으로부터의 요구 신호를 허용할지의 여부를 결정한다. 소정 조건이 만족될 경우(예컨대, 메모리가 유효하다는 등의), 그 요구는 SCU(50) 논리 시스템의 우선순위 계층구조에 따라서 허용되고, SCU(50)로부터 포트에 전송되며 번갈이 그 포트로부터 CPU(30)나 I/O 유니트(40)에 전송되고, 그 포트와 CPU(30) 또는 I/O 유니트(40)간의 데이타 전송이 달성된 프로토콜에 따라서 발생하게끔 한다.

여기서 흥미로운 점은, 본 발명의 다중 명령 레벨 조건부 회전식 다중 포트 서비싱 우선순위 계층구조에 따라서 CPU(30)나 I/O 유니트(40)로부터의 요구를 허용하기 위한 SCU(50)의 논리 시스템이며, 이하 상세히 설명되겠다. SCU(50)에 활용된 본 발명의 회로설명이 이하 기재되겠다. 일단 SCU(50)가 데이타 전송을 위해 CPU(30)나 I/O 유니트(40)을 허용한다면, 데이타 전송은 달성된 프로토콜에 따라서 되며, SCU(50) 또는 본 발명의 회로설명에 관련이 없고, 본 명세서에서 더이상 설명되지 않을 것이다.

[표 1]

본 발명의 회로를 설명하기 전에, SCU(50)의 기능 블록도가 도시되어 있는 제2도를 참조하여 이제 설명될 SCU(50)에 대하여 명백한 이해를 가져야 한다. 바람직한 실시예의 SCU(50)는 포트 0-포트 7(51-0 내지 51-7)의 8개 포트를 구비하며, 각 포트는 각 장비에 접속된다. SCU(50)의 바람직한 실시예에서, 포트 0(51-0)은 상호 접속 라인(41)을 개재하여 SCU 유니트(40)(도시생략)에 접속되고, 포트 1((51-1)은 상호 접속라인(31)을 개재하여 CPU(30)(도시생략)에 접속된다. 나머지 포트 2-포트 7(51-2 내지 51-7)은 어느장비에도 결합되지 않는다. 각 포트(51-0 내지 51-7)는 각 포트요구 제어 유니트(52-0 내지 52-7)에 접속된다. 각 포트 요구 제어 유니트 포트 0 요구 제어 유니트(52-0) 내지 포트 7요구 제어 유니트(52-7)의 출력은 행위 우선순위 선택 제어 유니트(56)에 대응특정 요구 신호를 결합시킨다. 요구 타이밍을 기초로 하여, 메모리 유니트가 선택되고, 요구 형태가 이루어지며, 요구를 부여하게끔 하드웨어의 유효성이 요구되고, 행위 우선순위 선택 제어 유니트(56)는 요구를 허용하고, 허용 요구 신호 PO-ACPT-REQ 내지 P7-ACPT-REQ를 대응 포트 포트 0(51-0) 내지 포트 7(51-7)에 결합시킨다.

또한, 여러가지 제어 신호들이 행위 우선순위 선택 제어 유니트(56)로부터 행위 레지스터(58), 즉 버스(220)와 인터페이스하기 위한 행위 레지스터 논리 유니트(58)의 메모리 데이타 레지스터(도시생략)에 결합된다. SCU(50)의 바람직한 실시예에서, 동시처리될 다섯가지 행위까지 제공하기 위한 논리 시스템이 존재하며, 행위는 포트 요구에 대한 허용을 말한다. 하위 고 우선순위 요구가 미결정 상위 고 우선순위 요구를 초과한 소정 회수로 서비되었다는 것이 결정될 경우, 행위 우선순위 선택 제어 유니트(56)는 제어신호 HOLD-REQ를 어느 추가 요구가 포트(51)를 통해 결합되지 못하게끔 결합시킨다. HOLD-REQ 신호는 포트들 포트 0(51-0) 내지 포트 7(51-7) 각각에 결합된다. 이하, 본 발명의 회로에 대한 바람직한 실시예 설명이 기재된다. 메모리 유니트 0(200) 내지 메모리 유니트 15(215)의 비지/언비지(busy/unbusy) 상태에 관한 정보를 처리 및 유지하기 위해 메모리 유니트 비지 제어 유니트(54)가 포함되어 있다. 대응 상태 신호들이 메모리 유니트 비지 제어 유니트(54)로부터 대응 포트 요구 제어 논리 시스템(52-0 내지 52-7)에 결합된다.

포트의 허용, 이에 의해 동시(또는 거의 동시) 요구가 SCU(50)에 접속된 장비에 의해 이루어졌을 때 SCU(50)/메모리(20)와의 통신 허용이, 포트들이 각 명령레벨에 대한 초기 우선순위를 할당하나 명령 레벨내의 우선순위가 그 명령 레벨내의 요구가 서비스되었을 때 바뀌는(즉, 회전하는) 우선순위 계층구조에 근거를 두며, 그렇다 하더라도 우선순위 변화는 그 명령 레벨내에 미결정 상위 우선순위 포트 요구가 없을 시 조건부적이다. 포트서빙싱은 SCU(50)에 부착된 장비로부터의 명령레벨에 기초를 두며, SCU(50)의 바람직한 실시예는 하이 및 로우의 두 가지 명령 레벨을 포함한다. 제2도, 3도, 및 4도를 참조하여 본 발명의 바람직한 실시예의 허용동작이 이제 설명되겠다. 제3도에는, 동일 메모리 유니트에 대한 동일 명령 레벨을 갖는 요구들의 타이밍도가 도시되어 있으며, 한 요구가 클럭시간(T-TIME) 더 늦게 이루어진다. 제4도에는, 동시에 즉 동일 클럭 시간으로 이루어지는, 장비로부터의 동일 명령 레벨을 갖는 요구들의 타이밍도가 도시되어 있다. 여기서 주지해야 할 것은, SCU(50), 메모리(20) 및 SCU-장비 인터페이스 타이밍이 동기 방식에 기초를 둔다는 점이다.

제3도를 참조하면, 타이밍[디파이너(definer)]로 또한 언급되는 클럭신호 CLK-DEF가 도시되어 있다. 클럭주기는 T-TIME으로 언급된다. 제2클럭 신호(또는 타이밍, 논디파이너(non-definer))가 도시되어 있는데, 이에 의해 T-TIME의 반주기마다 클럭펄스가 발생된다. 제3도의 실시예에서, 개시시 메모리 0에 대한 CPU(30)로부터의 요구가 발생한다. 이 요구는 상호접속 라인(31)을 개재한다. 포트 1(51-1)(P1-REQ-PRES)로부터 출력된 요구 존재 신호가 T₁개시시 출력되어 대응 포트 1 요구제어 유니트(52-1)에 결합된다. 또한 T₁개시시에, I/O 유니트(40)로부터의 요구가 메모리 0에 대한 요구로 이루어지며, 이 요구는 상호접속 라인(41)을 개재하여 이루어진다. T-TIME 후, 즉 T₂개시시에, 포트 0(51-0)은 요구 제어 신호(P0-REQ-PRES)를 출력시키고 포트 0 요구 제어 유니트(52-0)에 결합된다.

그러나, T₁시간동안, 포트 1요구제어 논리 시스템(52-1) 및 행위 우선순위 선택제어 논리 시스템(56)에 의해 포트 1(P1-ACPT-REQ)에 대한 허용 요구 신호가 발생하게 되고 포트 1(51-1)에 재결합된다. 그 결과로써, T₂개시시에, 메모리 유니트 0(200)이 선택되고, 이것에 의해, 포트 0 요구 제어 논리 시스템(52-0)이 포트 0으로부터의 요구 존재 신호를 처리할 경우 그 요구된 메모리가 유효하지 않게 되어 행위 우선순위 선택 제어 유니트(56)에 대한 특정 요구 신호들(P0-PREQ-GO, P0-LPREQ-PRES, P0-HPREQ-PRES, P0-HPRI-REQ)을 홀드시키게끔(즉, 로우 또는 비행위), 비지상태가 나타나게 된다.

제4도를 참조하면, 동시 요구의 결과로써 발생된 제어 신호가 도시되어 있다(제4도의 타이밍도에는 메모리 동작에 대한 2워드 기입에 대해 도시되어 있고, 요구들은 동일명령 레벨내의 어느 명령에 대한 것일 수 있다). T₀시간동안, I/O 유니트(40) 및 CPU 유니트(30)로부터의 요구가 T₀시간 개시시에 상호 접속라인들(31,41)을 개재하여 각각 이루어진다. 상호 접속 라인들(41,31)상에 포함된 정보는 어드레스, 존, 데이타 및 명령/제어 정보를 포함한다.

포트 0(51-0) 및 포트 1(51-1)은 T₀시간동안 명령 및 어드레스 정보에 대한 어떤 처리를 수행하여, 각 메모리 선택 비트들(0-3)이 메모리 유니트 비지 제어 유니트(54)에 결합되고, 명령 비트들(0-5)이 각 포트(51)로부터 그것의 대응 포트 요구 제어 유니트(52)에 결합된다. 각 포트(51)로부터의 어드레스 비트(0-27), 명령 비트(0-5) 및 존 비트(0-3)는 행위 레지스터 논리 유니트(58)에 결합된다. SCU(50)의 바람직한 실시예에서, 36비트 CPU 워드가 활용되고(+4부가 패리트 비트), 각 워드는 4개의 9비트 바이트를 갖는다.

존 비트는 워드내의 바이트를 식별하고, 어드레스 비트는 메모리 위치 및 메모리 유니트의 어드레스를 구성한다. 대응 장비에 대한 요구에 응답하여, T₁시간 개시시, 포트 0은 포트 0 요구 존재 신호(P0-REQ-PRES)를 발생시키고, 포트 1(51-1)은 포트 1 요구 존재 신호(P1-REQ-PRES)를 발생시킨다. 그 결과로써 포트 0요구 제어 유니트(52-0) 및 포트 1요구 제어 유니트(52-1)가 대응 특정 요구 신호들 (PX-PREQ-GO, PX-LPREQ-PRES, PX-HPREQ-PRES, PX-HPRI-REQ, 여기서 포트 0의 경우 X=0, 포트 1의 경우, X=1)을 대응 행위 우선순위 선택 제어 유니트(56)에 결합시킨다. 이 지점에서, 행위 우선순위 선택 제어 유니트(56)의 우선순위 선택 논리 시스템이 동작하게 되고, 그 결과로써, 포트 0 또는 포트 1로부터의 요구들중 하나를 허용하게끔 결정이 이루어지며, 그 허용된 요구는 최상위 우선순위를 갖는 포트로부터의 요구이다. 이 결정은 T₁시간동안 이루어진다. 명령 레벨들이 같다면, 최상위 우선 순위 포트가 명령 레벨내에 우선 서비스된다. 명령 레벨들이 같지 않다면, 최상위 명령 레벨을 갖는 포트가 우선 서비스된다.

행위 우선순위 선택 제어 유니트(56)의 우선순위 선택 논리 시스템의 동작 결과로써, 허용 요구 신호가 포트 0(P0-ACPT-REQ)에 대해 발생되며, 이 신호는 T₂T-TIME 개시전에 포트 0(51-0)에 재결합된다(이때에 더 높은 우선순위를 포트 0이 갖는다고 여기서 실시예의 목적으로 가정한다면). 포트 1에 의해 선택된 메모리 유니트가 포트 0에 의해 선택된 메모리 유니트와 다르고 버스(220)가 적정 시간동안 유효하며 다른 조건들이 만족될(다시 말하면, 명령을 수행하기 위해 요구된 논리 시스템이 정확한 시간에, 즉 명령이 실제로 실행되는 시간에 유효한) 경우, 포트 1요구가 T₂T-TIME 동안 허용된다(제4도에서 점선으로 도시된 P₁-ACPT-REQ 신호. 이 신호는 T₃T-TIME 개시전에 포트 1(51-1)에 재결합 되겠다). 개시 행위 신호(START-ACT)의 개시는 메모리 사이클을 개시시키고, 포트 0 요구에 의해 선택된 메모리 유니트는 비지 상태를 나타낸다. 제4도에 도시된 신호들의 나머지 부분은 근본적으로 약간의 메모리 인터페이스 타이밍을 보여준다. T₂동안 어드레스 비트 ADR(0-27) 및 존 비트(0-3)와 메모리에 대한 명령이 메모리(20)에 결합된다. 또한, 포트 이 경우 포트 0으로부터의 데이타는(PC-DAT), 행위 레지스터(58)에 결합되고, 제1 40비트 워드는 T₂시간의 제1반시간동안 유효하고, 제2 40비트 워드는 T₂시간의 제2반시간동안 행위 레지스터(58)에 대해 유효하다. DPS(10)의 바람직한 실시예에서의 40비트 워드는 36비트 데이타 워드에다 4패리티 비트를 부가하여 포함한 것이다. 메모리안으로 기입될 데이타가 이어서 T₄시간동안 버스(220)상에 실린다. T₆시간동안, 메모리 상태 워드가 메모리(20)에서 SCU(50)로 판독된다. 이 사이클이 바람직한 실시예에서의 시스템에 대한 최소 기입 사이클 시간을 구성한다.

포트(51)에 의해 상호접속 라인들(31,41)을 개재하여 수신된 여러가지 신호들이 T₀시간동안 포트 논리 시스템(도시생략)내에 레지스터된다. 그 결과, 요구(PX-REQ-PRES, 여기서 X는 포트 0-7을 나타냄), 명령 신호(PX-층[0-5]), 메모리 선택번호(PX-MEM-SEL[0-3], 어드레스 및 존 신호(P0-ADR[0-27], PX-ZONE[0-3])를 처리하기 위해 요구되는 여러가지 신호들이 SCU(50)의 잔여 논리 시스템에 대해 유효하다.

SCU(50) 동작의 상세한 설명을 진행하기 전에, 장비로부터의 요구에 응답하여 메모리(20)에 대한 액세스를 부여하는데 있어서의 SCU(50) 동작 개요가 실시예에 의해 여기서 요약된다.

데이타 처리 시스템이 0-7로 넘버링된 8개이 포트를 지닌 SCU(50)를 갖는다고 가정하자. 또한, 소정시간 기간동안, 포트 우선순위 및 명령 레벨이 제2도에 도시된 바와같고, 명령 레벨이 고정되고 포트 우선순위가(조건부로) 회전 가능하다고 가정하자. 또한, 소정 시간 기간동안, 명령 레벨 D를 갖는 요구 명령이 포트 6상에 존재하고, 명령 레벨 B를 갖는 요구 명령이 포트 2상에 존재한다고 가정하자. 요구들이 동시에(즉, 같은 소정 시간 기간동안) 발생함으로, 우선순위 논리 시스템은 어느쪽 요구가 부여될(서비스될)지를 경정해야 한다. 포트 2로부터의 요구가 B 레벨 명령이므로, 그리고 B 레벨이 D 레벨보다 상위 우선순위 명령이므로, 포트 2상의 요구가 포트 6상의 요구보다 상위로 액세스가 부여될 것이다(다시 말하면, 포트 6상의 요구는 바이패스된다). 명령레벨은 B 명령 레벨포트 우선순위를 사용하는 우선순위 계층구조에서 먼저 고려된다. 이어서, B 명령 레벨 포트 우선순위에 미결정 상위 우선순위 포트 요구가 없을 경우, 포트 우선순위는 포트 2, 즉 방금 서비스된 포트가 최하위 우선순위를 갖게끔 회전되고, 그 결과 3(최상위 우선순위), 4,5,6,7,0,1,2의 B 명령 레벨 포트 우선순위가 초래된다. 따라서, 회전은 명령 레벨내에서 된다. 상기 시퀀스에서(회전 이전), B 명령 레벨을 갖는 포트 5,6,7,0,1 어느 것에 대해서도 미결정상태지만 이들 포트가 요구를 부여할 하드웨어의 유효하지 않음으로 인해 진행조건(go-condition)을 갖지 않는다면, B 명령 레벨내의 회전은 금지되겠다. 표2에는 도시되지 않았지만, A 명령 레벨, C 명령 레벨 및 D 명령 레벨 포트 우선순위가 존재하고 있다.

[표 2]

제5를 참조하면, 여기에는 포트 요구 제어 유니트(52)의 기능 블록도가 도시되어 있다. 요구 존재 신호 및 명령 신호가 메모리 유니트 비지 제어 유니트(54) 및 행위 레지스터(58)로부터의 여러가지 제어 신호들과 함께 대응 포트로부터 수신된다(제5도에 도시된 포트 요구 제어 유니트(52)의 신호 지정은 포트 0 요구 제어 유니트(52-0)에 특정 관련된 참조 부호를 갖는다는 것을 주지하자. 그러나, 이 논리 시스템은 특정 PX신호를 갖는 포트 요구 제어 유니트(52) 각각에 대해 반복되며, 여기서 X는 각 포트를 가리킨다). 금지록 신호 P0-INH-LK는 판독 록 명령에 응답하여 발생되는 제어 신호이며, 판독 록 명령은 다른 포트들로부터의 판독 록 및 기입 오너(honor)록 명령에 대해서 모든 메모리 유니트를 록하도록 SCU에 지시한다. 메모리 유니트는 원래의 록킹 포트로부터의 후속 서비스된 명령에 의해 언록(unlock)된다. 행위 레지스터(58)는 복수의 시프트 레지스터를 포함하고, 시프트 레지스터의 각 위치는 버스(220)의 메모리 버스 또는 출력 버스가 허용되었던 행위의 결과로서 능동일 경우의 타임 슬롯에 대응한다. 행위 래지스터(58)의 시프트 래지스터내의 데이타는 미결정 시간 기간동안 예상 입력 버스 비지 상태를 나타내고 메모리 데이타인 버스 비교 유니트(151)에 결합되는 제어신호(ACT-DIN-SR-B[7-10])을 형성한다.

마찬가지로, 데이타가 행위의 결과로써 메모리 유니트로부터 판독될 경우, 행위 레지스터(58)의 제2시프트 레지스터는 버스(220)의 데이타 출력 버스가 비지일 경우의 타임 슬롯을 나타내고, 제2시프트 레지스터의 소정 비트(비트 8-10)는 메모리 데이타 아웃 버스 비교 유니트(152)에 결합되는 제어 신호 ACT-DOUT-SR-B(8-10)를 형성한다. 마찬가지로 SCU(50)의 내부 레지스터인 인터럽트/접속 큐들이 또한 액세스될 수 있고, SCU(50)의 어느 내부 논리 시스템이 비지일 것인지를 나타내는 제어신호 ACT-IC-SR-B(1-2)가 INT/CON 기입 비교 유니트(153)에 결합된다. 메모리 유니트 비지 제어 유니트(54)로부터의 제어 신호 ADRU-GO는 상위 메모리 유니트인 메모리 유니트 0-7(200-207)이 유효한지의 여부를 나타내고, 제어 신호 ADRL-GO는 하위 메모리 유니트인 메모리 유니트 8-15(208-215)가 유효한지의 여부를 나타내며, 이들 제어신호는 메모리 유니트 비교 유니트(154)에 결합된다. 비교 유니트들(150-154) 각각의 출력은 포트 요구 허용 제어 유니트(156)에 결합된다. 지시된 동작을 위해 요구된 메모리 및 버스가 비지가 아니고 지시된 동작을 위해 요구된 논리 시스템이 소정의 미결정 시간 기간동안 유효할 경우, 포트요구 허용 제어 유니트(156)는 소정의 특정 요구 신호를 행위 우선순위 선택 제어 유니트(56)에 출력시킨다.

제6도를 참조하면, 여기에는 행위 우선순위 선택 제어 유니트(52)의 기능 블록도가 도시되어 있다. 포트 우선순위 허용 제어 유니트(160)는 그중 하나이상이 참(true)일 수 있는 포트 요구 제어 유니트(52) 각각으로부터의 요구 존재 진행(go) 신호(PREQ-GO)를 수신하고, 이들 모든 신호는 T-TIME 동안 동일 명령 레벨내에 있다.

이들 입력들에 따라서, 포트 우선순위 허용 제어 유니트(160)의 논리 시스템은 주어진 T-TIME동안 오직 하나의 요구만을 허용하는 것을 결정하고, 그 허용 요구 신호(PX-ACPT-REQ)를 대응 포트에 출력시킨다. 허용후에, 포트들의 우선순위는 후속 T-TIME 개시시 조건부로 회전된다. 포트 우선순위 전개금지 제어 유니트(161)가 포트 우선순위 허용 제어 유니트(161)와 인터페이스한다. 포트 우선순위 전개 금지 제어 유니트(161)는 포트 요구 제어 유니트(52) 각각으로부터의 저 우선순위 요구 존재 신호(LPREQ-PRES) 및 고 우선순위 요구 존재 신호(HPREQ-PRES)를 수신하고, 방금 허용된 명령 레벨내의 상위 우선순위의 미결정 요구에 따라서, 그 논리 시스템은 포트 우선순위 허용 제어 유니트(160)의 회전을 금지할지 허용할 지의 여부를 결정한다. 허용된 요구를 포트가 가졌다는 것을 나타내는 허용 신호(ACPT)를 수신하고, 또한 포트들 각각으로부터의 고 우선순위 요구 신호를 포함하는 다른 제어 신호를 수신하는 포트 우선순위 선택 제어 유니트(162)는, 요구된 동작을 수행하기 위해 요구된 정보로 행위 레지스터를 로드하기 위한 제어신호를 발생시키고, 또한 메모리 유니트 비지 제어 유니트(54)에 또한 결합되는 개시 메모리(START-MEM) 신호를 발생시킨다.

이제, 우선순위 논리 시스템에 대하여 설명하겠다. 상술된 바와같이, 행위 우선순위 선택 제어 유니트(56)는 포트 우선순위 허용 시스템(160), 포트 우선순위 전개 금지 제어 유니트(161), 포트 우선순위 선택 시스템(162) 및 행위 선택 제어 유니트(163)를 구비한다. 제7도를 참조하면, 여기에는 포트 우선 순위 허용 제어 유니트(160)의 논리도가 도시되어 있다.

포트 우선순위 허용 제어 유니트(160)는 8개의 입력 0 내지 7을 각각 갖는 회전 스위치들(ROT SW1-ROT SW8)인 복수의 제1스위치들(201-208)을 구비한다. 이들 회전 스위치는 각 포트로부터 PX-PREQ-GO 신호를 허용하여, P0-PREQ-GO 신호는 제1회전 스위치(201)상의 0입력에, 제2회전 스위치(202)의 제7입력 위치에, 제3회전 스위치(203)의 제6입력 위치에, 제4회전 스위치(204)의 제5입력 위치에, 제5회전 스위치(205)의 제4입력 위치에, 제6회전 스위치(206)의 제3입력 위치에, 제7회전 스위치(207)의 제2입력 위치 및 제8회전 스위치(208)의 제1입력 위치에 결합된다.

유사한 방식으로, 나머지 모든 PX-REQ-GO 신호들은 나머지 회전 스위치들(202-208) 각각의 소정위치에 결합된다.

각 회전 스위치의 출력은 대응 NAND 게이트(211-218)에 결합된다. 또한, 각 회전 스위치의 보수(또는 바아) 출력이 이제 기재되는 바와같이 우선순위의 순서로 그 아래의 각 NAND 게이트에 결합된다. NAND 게이트(211)와 관련된 제1회전 스위치(201)는 제2회전 스위치(202)보다 높은 우선순위를 가지며, 따라서 제1회전 스위치(201)의 바아출력이 제2NAND 게이트(212) 및 그 아래의 각 NAND 게이트(213-218)에 결합된다. NAND 게이트들은 포트 우선순위 허용 제어 논리 시스템(160)의 우선순위 트리(tree)를 형성한다.

스티어링 스위치인 복수의 제2스위치(221-228)가 우선순위 트리에 결합되어, 제2스위치들의 출력이 우선순위 회전에 따라 정확한 포트에 허용 신호를 재결합시킨다. 스티어링 스위치들(221-228) 및 회전 스위치들(201-208)의 선택위치는 그것에 선택 제어 신호들 PRE-SW-SEL4,2,1 및 4A,2A,1A를 각각 결합시켰다. 이들 선택 제어 신호들은 대응하는데, 즉 논리적으로 같은 신호이다. 실시예로써, 선택저어 신호들이 "10"의 2진값을 가질 경우, 회전 스위치들(201-208) 각각의 제3입력단자(즉, [2]입력)가 선택되어 포트2에 최상위 우선 순위가 부여된다. 포트2에 의해 요구가 이루어질 경우, REQ1 신호는 허용을 나타내나, 스티어링 스위치들(221-228) 각각은 (2)입력을 통한 또한 선택하고 있다. 이것은 P2-ACPT 신호를 인출하는 제3스티어링 스위치(223)의 (2)입력상의 능동 입력에 대응하며, P2-ACPT 신호는 포트2에 결합된다. 회전 스위치들(201-208) 및 스티어링 스위치들(221-228) 각각은 TI 74S151 형 8대1 선택 스위치와 유사한다.

제1NAND 게이트(211)는 최상위 우선순위를 갖는 요구신호를 출력시킨다. 최상의 우선순위 포트는 선택신호 PRI-SW-SEL에 의해 달성되며, 이하 기재되는 바와같이 회전된다. 초기에, 스위치들의 선택 입력이 모두 0일 경우, 회전 스위치(201)의 입력 0에 결합된 포트 0은 최상위 우선순위를 갖겠다. 선택신호가 2진 "1"과 같은 경우, 회전 스위치들(201-208) 각각의 한 입력이 인에이블되겠다. 이 시점에서, 포트1입력 요구 신호 P1-PREQ-GO가 ROT SW1(201)의 입력1에 결합되므로, 이 입력은 우선순위 트리의 최상위 우선순위 NAND 게이트(211)에 결합되며, 따라서 포트1은 최상위 우선순위를 갖겠다. 또한, 이 시점에서 포트2입력 요구 신호에 결합된 제2회전 스위치(202)의 한 입력은 제2최상위 우선순위를 갖는 등의 아래로 내려간다.

따라서, 이하 설명되는 회전 구조에 따라서 각 포트는 우선순위 트리의 최상위 우선순위 NAND 게이트에 대해 유효할 수 있다.

이제, 우선순위 회전 금지에 대해 설명되겠다. 제8도를 참조하면, 여기에는 포트 우선순위 전개 금제 제어 유니트(161)의 논리도가 도시되어 있다. 포트 우선순위 전개 금제 제어 유니트(161)는 포트들 각각으로부터 저 우선순위 요구 존재신호와 고 우선순위 요구 존재 신호 PX-LPREQ-PRES 및 PX-HPREQ-PRES를 각각 그것에 결합했다. 고 우선순위 요구 존재 신호 및 저 우선순위 요구 존재 신호는 2대 1 선택기(SEL)(341,342)의 대응(1) 및 (0)입력에 각각 결합된다. 선택기들(341,342)의 선택 입력에는 고 우선순위 요구 신호 HPRI-REQ가 결합되며, 이 신호는 고 우선순위 요구가 8개의 포트중 어느 포트에 대해 존재할 경우 항, 즉 논리 "1"이 되게끔 동작하고, 이것은 고 우선순위 요구가 최소 하나의 포트상에 존재한다는 것을 나타낸다.

선택기들(341,342)로부터의 출력들 각각은 금지 스위치들(INHSW)(301-306)의 소정 입력에 결합된다. 이것에 수반되는 결합 구성은 상술된 회전 스위치들의 결선의 경우 수반되는 구성과 유사한데, 다시 말하면 포트 0 요구 P0-REQ를 나타내는 선택기(341)의 출력 위치는 제1금지 스위치(301)의 0위치, 제2금지 스위치(302)의 제7위치, 제3금지 스위치(303)의 제6위치등으로 결합된다. 또한, 제3선택기(345)는 회전 및 스티어링 스위치와 관련하여 상술된 것과 대응하는 선택 제어 신호를 발생시킨다. 금지 처리를 설명하기 위해, 예컨대 선택 제어 신호 PRI-SW-SEL4B, 2B, 1B가 "101"의 2진값을 갖는다고 가정하자. 이것은 회전 스위치들(201-208)의 제6입력 단자(위치 5)가 선택되기 때문에 최상위 우선순위를 갖는 것으로서 포트5선택에 대응하며, 제7도에 도시된 바와같이 포트5신호는 제1회전 스위치(201)의 입력 위치 5에 결합된다. 이경우 우선순위 순서는 5,6,7,0,1,2,3,4가 되겠다.

포트5에 대해 고 우선순위 요구가 미결정 상태고, 포트1에 대해 고 우선순위 요구가 미결정 상태며, 포트5요구 진행 신호(P5-REQ-GO)가 능동이 아닌데 왜냐하면 예컨대 포트5에 의해 요구된 메모리가 비지이나 포트7에 의해 요구된 메모리가 유효하기 때문이며, 따라서 포트7요구 진행 신호 P7-REQ-GO가 존재한다고 가정하자. 그 결과로써, 회전 스위치(203)의 입력 위치5에 결합된 포트7요구 진행 신호는 요구3신호 REQ3을 발생시키며, 이 신호는 포트7에 허용신호를 번갈이 출력시키는 스티어링 스위치(228)의 입력단자(5)에 결합된다. 이 실시예에서 포트5에 대해 고 우선순위 요구 신호가 존재하고 금지 스위치(301)의 위치5입력이 선택되기 때문에, 금지 스위치(301)의 출력은 논리 "0"을 포함할 것이다.

그 결과, 금지 스위치(301)의 출력이 금지 NAND 게이트들(321-326) 각각에 결합되므로, 그 각 NAND 게이트는 그 입력 단자들중 하나에 논리 "0" 입력을 가지며, 이로 인해 NOR 게이트(303)의 각 입력으로의 논리 "1" 입력이 발생된다. 이에 의해, 금지 우선순위 전개 신호(INH-PRI-ADV')의 논리 "0" 출력이 발생되며, 금지 우선순위 전개 신호의 논리 "0"이 우선순위 전개를 금지시킨다. 입력 포트5가 미결정 요구를 갖지 않고 포트6이 미결정상태로 요구를 갖지 않는다면 REQ3F-GO가 논리 "0"가 된다는 것을 쉽게 알 수 있다.

금지 스위치(301)의 출력이 또한 논리 "1"이 되고 금지 스위치(302)의 출력이 또한 논리 "1"이 되며, 이로 인해 NAND 게이트(322)의 "0" 출력디 발생된다. NOR 게이트(330)에 결합된 이 출력으로 인해, 금지 우선순위 전개 신호의 논리 "1" 출력이 발생되며, 이 논리 "1"은 회전 스위치들(201-208)의 우선순위 전개의 금지를 저지하고, 스위치들(201-208)은 정상적으로 전개한다.

제9도를 참조하면, 여기에는 포트 우선순위 선택 제어 유니트(162)의 부분 논리도가 도시되어 있다. 회전 스위치 및 선택 스위치에 대한 선택 제어 신호 PRI-SW-SEL 1A,2A,4A 및 PRI-SW-SEL 1,2,4가 선택기들(SEL)(401,402)로부터 출력된다. 선택 제어 선택기들(401,402)은 저 우선순위 경우나 고 우선순위 경우에 대해 선택 제어 신호를 출력시킨다. 이들 선택 제어 선택기는 고 우선순위 레지스터(REG)(411)의 출력에 접속된 (1)입력을 갖고, 저 우선순위 레지스터(REG)(412)의 출력에 접속된 (0)입력을 갖는다. 저 우선순위 레지스터(412)는 저 우선순위 요구에 대한 현재 회전 상태(즉, 저 명령 레벨 포트 우선순위 리스트)를 포함하고, 고 우선순위 레지스터(411)는 고 우선순위 요구에 대한 우선순위 상태(즉, 고 명령 레벨 포트 우선순위 리스트)를 포함한다. 가산기(421)가 선택기(402)의 출력을 B 입력에 결합시키고, 가산기(421)의 A입력은 허용된 포트 번호를 나타내는 입력 트리에 접속된다. 포트가 허용되었고 회전이 금지되지 않았을 경우, 그 포트는 허용된 명령 레벨내의 포트 우선순위 리스트의 아래에 위치하고 시퀀스내의 후속 포트에는 최상위 우선순위가 주어지며, 따라서 회전은 시퀀스를 기초로 하여 되지 않고 허용이 발생된 후에만 회전되며, 허용된 포트는 포트 우선순위 리스트의 아래에 위치한다.

우선순위 리스트는 허용신호가 발생될 때까지 동일하게 유지된다. 고 우선순위 신호 HPRI-REQ는 각 포트로부터의 고 우선순위 요구 신호 PX-HPRI-REQ를 OR시킴으로써 발생되며, OR시키는 것은 NOR 게이트(425)에 의해 수행된다. 고 우선순위 요구 신호는 고 우선순위 레지스터(411)나 저 우선순위 레지스터(412)를 선택기(401,402)를 개재하여 선택하게끔 활용된다. 따라서, 예를들어 고 우선순위 상태가 포트 0이 최상위 우선순위로 주어진 것과 같이 되었을 경우, 선택 제어 신호 PRI-SW-SEL 1,2,4는 2진 "0"이 되겠다. 요구 진행 신호가 포트4에 대해 유효하고 다른 포트가 요구를 행하지 않을 경우, 포트4가 허용되겠다.

그 결과로써, 포트4에 대한 입력 요구를 갖는 회전 스위치(205)의 입력 위치 0이 논리 "1"에서 출력신호 REQ5를 산출한다. 스위치5 위쪽의 회전 스위치들, 즉 스위치들 1-4(201-204)의 바아 출력은 REQ5-GO' 신호를 발생시키는 논리 "1"로서의 바아 출력을 갖고, 논리 "0"에서는 NAND 게이트(215)의 출력을 발생시킨다. 따라서, NOR 게이트들(431,432,433)의 출력은 각각 "101"이 되는 것과 같이 된다. 또한, 이 실시예에서 미결정 상태인 상위 우선순위 요구가 없으므로, 금지 우선순위 전개 신호는 논리 "1"인데, 즉 그 회전이 금지되지 않는다.

AND 게이트들(435,436,437)은 각각 2진 "101"의 출력을 갖고, 가산기(421)의 A입력은 5가 된다. 선택 재어 신호에 대응하는 고 우선순위 레지스터(411)내의 현재값은 0이며, 후속 클럭 사이클시 고 우선순위 레지스터(411)는 값5를 포함하게끔 증분된다. 따라서, 후속 사이클시 선택 제어 신호는 값5를 갖고, 이에 의해 포트5에 최상위 우선순위가 주어진다. SCU(50)의 바람직한 실시예에서 가산기 증분은 매 사이클마다 가산된다.

따라서, 허용이 발생되는 것이 없고 우선순위 전개가 능동일 경우 동일 우선순위를 유지하기 위해, 0의 계수가 가산기(421)에 의해 가산되는데, 즉 A 입력은 세트된 0의 값을 갖는다. 고 우선순위 요구가 없고 저 우선순위 요구가 있다면, 저 우선순위 요구가 처리될 것이다.

제10도를 참조하면, 여기에는 홀드 요구(HOLD-REQ) 신호를 발생시키게끔 활용된 회로의 기능 블록도가 도시되어 있다.

홀드 요구 신호는 포트돌(51) 모두에 전송되는 제어 신호로써, 하위 고 우선순위 요구가 미결정 상위 고 우선순위 요구를 초과한 소정 회수로 서비스되었다는 것이 결정될 경우 장비들로부터의 추가요구가 대응 포트 요구 제어 논리 시스템(52)에 결합되지 못하게 하는 신호이다. 상위 고 우선순위 요구가 미결정 상태일때마다 그리고 포트 요구의 서비스시, 계수기(520)가 증분되고, 비교기(530)에서 프리셋 레지스터(510)에 세트된 소정값과 비교된다. 프리셋 레지스터(510)에 세트된 계수(또는 값)는 미결정 요구를 갖는 상위 우선 순위 포트로 하여금 시스템이 장비로부터의 어느 추가 요구를 록하기 전에 바이패스 되게끔할 소정 계수이다. 프리셋 레지스터(510)는 수동식으로 세트된 값일 수 있거나, 데이타 처리 시스템(10)의 다른 논리 시스템과의 인터페이스(도시생략)를 개재하여 세트된 값일 수 있다. 상위 고 우선순위 요구가 바이패스 되었던 회수가 프리셋 레지스터(510)에 세트된 값과 같을 경우, 비교기(COMP)(530)는 포트들(51) 모두에 이어서 결합되는 홀드 요구 신호를 출력시킨다.

포트들(51)의 바람직한 실시예에는, 일단 HOLD-REQ 신호가 개시되면 모든 고 우선순위 형태 요구가 서비스될 때까지 추가 요구가 포트들(51)에 의해 허용되지 못하게 하기 위한 논리 시스템이 포함된다. HOLD-REQ 신호를 유지하기 위해 래치(540)가 포함된다. 비교 홀드 요구 신호가 발생될 경우(즉, 비교기(530)의 출력), 그 기간은 후속 고 우선순위 허용에 의존한다. 후속 고 우선순위 허용이 미결정 최상위 우선순위 요구에 대응한다면, 계수기(520)는 게이트(58)를 개재하여 리세트되고, 홀드 요구 신호가 리세트 된다. 후속 고 우선순위 허용이 미결정 최상위 고 우선순위 요구가 아닐 경우(즉, 우선순위가 회전되지 않음), 래치8540)는 AND게이트(570) 및 OR게이트(550)를 개재하여 세트된다. 래치(540)가 세트될 경우, 그것은 OR 게이트(560)에 입력된 포트0 내지 포트7로부터의 미결정 고 우선순위 포트 요구 신호들중 어느 것에 의해 홀드된 채로 세트상태로 유지된다. 이어서, 모든 고 우선순위 요구가 서비스될 때까지 홀드 요구 신호는 능동으로 유지된다.

제11도를 참조하면, 여기에는 제10도의 홀드 신호 발생 회로에 대한 논리도가 도시되어 있다. 계수기(520)는 시프트 레지스터(520)로서 바람직한 실시예에서 수행된다. 바람직한 실시예의 비교기(530)는 AND 게이트들(531-534) 및 OR게이트(535)를 구비한다. 바람직한 실시예의 프리셋 레지스터(510)는 계수(또는 값)를 포함하는 제어 정보를 저장하기 위한 3단 레지스터이며, 계수의 최하위 비트(LSB)및 최상위 비트(MSB)에 대한 위치와, 제어단 S1을 포함한다. 상술된 바와같이, 프리셋 레지스터(510)는 어느 외부 소스로부터 로드될 수 있으며, 이것에 대해 본 기술분야에 숙련된 자는 잘 알고 있다. 시프트 레지스터(520)는 논리 "1"에 접속된 입력단자 SR을 갖는다. 허용 신호 ACPT가 발생되고 고 우선순위 요구 HPRI-REQ가 존재할 경우, 이들 신호는 논리 "1"가 된다.

상술된 바와같이, 미결정 상위 고 우선순위 요구가 서비스되지 않을 경우, 우선순위 회전이 금지되고 금지 우선순위 전개 신호 INH-PRI-ADV가 논리 "1"이 되겠다. 허용 신호가 논리 "1"이고 INH-PRI-ADV가 우선순위 회전이 금지되었다는 것을 나타내고 하위 고 우선순위 요구가 서비스되었다는 것을 의미하는 논리 "1"인 경우에, 계수기(시프트 레지스터)(520)에 1을 가산하는 것이 바람직하다. 이경우, NAND 게이트(545) OR게이트(546)로부터의 논리 "1" 출력을 산출하는 논리 "0" 출력을 갖는다. 래치(540)의 출력이 논리 "0"이라고 가정하면, NAND게이트(547)의 출력은 상술된 경우로부터 논리 "1"이고, OR개이트(548)의 출력은 논리 "0"이다.

따라서, 시프트 레지스터 제어 신호들 S0, S1이 논리 "1"이 각각 되는데, 이로 인해 시프트 레지스터(520)의 제1위치 안으로 논리 "1"이 입력된다. 시프트 레지스터(520)가 우측으로 시프트될 때마다, 논리 "1" 값이 한 위치 우측으로 시프트하며, 이러한 것은 1의 계수를 가산하는 것과 같다. 시프트 레지스터(520)의 내용이 프리셋 레지스터(510)에 세트된 값에 비교된다.

바람직한 실시예에서, 1-4의 계수(즉, 0-3의 2진값)가 유효하고, 비교기(530)에서 비교된다. 프리셋 레지스터(510)에 세트된 계수가 시프트 레지스터(520)에 의해 도달되었을 때, 비교기(530)의 출력인 OR게이트(535)가 홀드 요구 HOLD-REQ 신호를 발생시키는 논리 "1"이다. 일단 홀드 요구 신호가 발생된다면, 홀드 요구 신호는 홀드될 수 있거나, 후속 포트 고 우선순위 요구 허용이 포트 고 우선순위의 전개 금지를 발생시킬 경우 래치(540)에 의해 래치될 수 있다. 래치(540)는 고 우선순위 요구 신호가 어느 포트상에 존재하는 한 NAND게이트(551)에 의해 홀드된다.

허용 신호 ACPT가 발생되었고, 즉 고 우선순위 요구가 존재하고, 우선순위 전개가 금지되지 않았을 경우, 즉 INH-PRI-ADV 신호가 "0"일 경우, NAND 게이트(545)의 출력은 논리 "1"이고, NAND게이트(547)의 출력은 논리 "0"이다. 이 경우에, 최상위 고 우선순위를 갖는 포트가 서비스되고 있다. 이것은 홀드 요구 신호를 발생시키게끔 의미된 조건은 아니며, 그 결과로써 OR 게이트들(546,548)의 출력은 시프트 레지스터 제어 신호 S0, S1 각각을 논리 "11"이 되게 할 논리 "1"이 둘 다 될 것이다. 이 조건은 시프트 래지스트(520)를 논리 "0"의 값으로 리세트 시킨다.

허용 신호가 발생되는 것이 없고 고 우선순위 요구가 존재하는 것이 없으며 홀드 요구 신호가 미결정 상태인 것이 없다면, OR 게이트(546,548)의 출력은 논리 "0"이 각각 될 시프트 레지스터 제어신호 S0, S1을 산출하고, 시프트 레지스터(520)상의 무(無)동작을 효율적으로 수행한다. 미결정 상태였던 고 우선순위 요구들 모두가 서비스되었음에도 불구하고, 래치(540)는 NAND 게이트(551)로부터의 입력부터 리세트되고, 비교기(552)의 출력을 결합시키는 NAND 게이트는 래치(540)를 리세트시키게금 될 것이다. 바람직한 실시예의 시프트 래지스터(520)는 T174LS158을 사용하여 수행될 수 있다. DPS(10)에 의해 또한 프리셋될 수 있으나 세트될 수 있는 래지스터(510)내의 위치S1이 바람직한 실시예에서 금지 저 우선순위 요구신호(INH-LPRI-REQ)를 발생시키게끔 활용되며, 이 신호는 HOLD-REQ가 존재할 때 존재하는 모든 저 우선순위 포트 요구들의 서비싱을 금지한다.

본 발명의 바람직한 실시예는 두 가지 명령 레벨(즉, 하이 및 로우)만을 갖지만, 본 기술 분야에 숙련된자에게는 본 발명이 복수의 명령 레벨을 갖는 시스템에 직접 응용할 수 있다는 것이 이해될 것이다.

제12도를 참조하면, 여기에는 행위 래지스터(58)의 기능 블록도가 도시되어 있다. 상술된 바와같이, SCU(50)의 바람직한 실시예에 의하면 다섯가지 행위가 허용되어 동시 처리되게 된다. 행위 레지스터의 세가지(사이클 길이, 데이타 인, 데이타 아웃)는 시프트 레지스터이고, 시프트 레지스터의 각 위치는 SCU(50)및/또는 메모리(20)의 어느 소정 논리 시스템이 활용되는 타임 슬롯을 나타내고, 따라서 이에 의해 SCU(50)가 여러가지 하드웨어나 논리 시스템이 비지링 경우에 대한 인식을 갖게 된다.

제13_a도 및 제13_b도를 참조하면, 포트 요구 제어 유니트(52)의 논리도가 도시되어 있다. 명령 디코드(155)는 3개의 MUX 들, MUX1, MUX2, MUX3으로 구성되고, 그 각 포트로부터 PX-CMD-(0-5) 신호를 허용한다. 또한, 행위 레지스터(58) 및 메모리 유니트 비지 제어 유니트(54)로부터의 여러가지 제어 신호들이 합성되어 포트 요구 허용 제어 유니트(156)에 입력된다. 고 우선순위 요구가 존재할 경우, 그 행위는 완전하지 않고 명령 형태가 메모리에 대한 것이며 메모리는 유효하고 메모리 버스는 특정 명령에 대해 유효할 것이며, 요구가 존재할 경우, 게이트(160)는 포트 고 우선순위 요구 신호 PX-HPRI-REQ'를 출력시킨다. 명령 신호의 로우 비트 2가 요구 신호와 합성되어 게이트(161)내의 포트 저 우선순위 요구 존재 신호(PX-LPREQ-PRES)를 발생시키게끔 활용되고, 게이트(162)는 하이 명령 비트 2를 그 요구 존재 신호와 합성하여 포트 고 우선순위 요구 존재 신호(PX-LPREQ-PRES)를 발생시킨다. 고 우선순위 요구가 존재하고 모든 논리 시스템 및 하드웨어가 동작이 수행될 시간에 유효하다면, 게이트(163)에 의해 발생된 고 우선순위 요구 진행 신호가 NOR 게이트(164)와 OR되어 포트 우선순위 요구 진행 신호(PX-PREQ-GO)를 발생시킨다. 저 우선순위 요구가 존재하고 그 요구가 진행조건일 경우, 다시 말하면 동작에 의해 요구된 논리 시스템 및 하드웨어가 요구된 동작을 수행할 규정된 시간에 유효하고 어느 다른 포트로부터 존재하는 고 우선순위 요구 신호가 없을 경우, 포트 우선순위 요구 진행 신호 PX-PREQ-GO가 게이트(165) 출력에 의해 발생된다. 이러한 방식으로, 각 포트로부터의 저 우선순위 요구가 고 우선순위 요구로부터 분리된다. 따라서, 고 우선순위 요구가 먼저 처리되는데, 더욱 구체적으로 말하면 회전 스위치들(201-208)에 입력된 요구 진행 신호는 고 우선순위 진행 신호이거나 저 우선순위 진행 신호로써, 이 두가지 신호는 혼합되지 않고 항상 고 우선순위 요구 신호가 저 우선순위 요구 신호보다 우선권을 갖고 있다.

제14도를 참조하면, 여기에는 데이타 레지스터와, SCU(50)를 통한 데이타 흐름에 대한 기능 블록도가 도시되어 있다.

제15도에는, 2워드, 4워드, 6워드 및 8워드 판독 또는 기입(각각 2W, 4W, 6W, 8W)에 대해 요구되는 시간을 나타내는 메모리(20) 인퍼페이스의 타이밍도가 도시되어 있다. 또한, 판독-기입변환(read-alter-write : RAR)에 대한 타이밍이 도시되어 있다.

지금까지, 본 발명을 구체적인 실시예와 관련하여 설명하였지만, 본 기술 분야에 숙련된 자에게는 상술한 기재에 비추어 많은 변형, 수정 및 변화가 가능하다는 것이 명백할 것이다. 따라서, 본 명세서의 청구범위는 본 발명의 사상과 범위내에 속하는 이러한 변형, 수정 및 변화를 모두 포함시키고자 하는 것이다.

Claims

그 대응 포트에 동작식으로 접속된 복수 장비로부터의 액세스 요구에 응답하여 최소 하나의 부시스템에 대한 액세스를 제어하고, 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로를 갖는 시스템 제어기를 구비하는데, 액세스 요구가 복수명령 레벨들중 하나이고, 명령 레벨들이 서로에 대하여 소정 우선순위를 가지며, 포트들이 각 명령 레벨내의 서로에 대한 소정 포트 우선순위를 갖고, 포트 우선순위가 액세스가 부여된 장비로부터의 액세스 요구에 대응하는 명령 레벨내에서 조건부로 회전되는 데이타 시스템에 있어서, 상기 회로가 a) 미결정 상위 고 우선순위 요구에 액세스가 부여되지 않은 회수를 계수하여, 계수값이 그안에 일시적으로 저장되는 계수 수단과, b) 상기 데이타 처리 시스템이 미결정 상위 고 우선순위 요구에 대한 바이패싱을 허용할 소정 회수인 소정값에 상기 계수값을 비교하여 상기 계수값이 상기 소정값과 같을 경우 제어신호를 발생시키게끔 상기 계수 수단에 동작식으로 접속되는데, 상기 제어 신호가 각 포트에 결합되어 장비로부터의 어떠한 추가 액세스 요구도 상기 시스템 제어기에 의해 허용되지 못하게 하는 비교 수단을 구비하는 것을 특징으로 하는 데이타 처리 시스템.
그 대응 포트에 동작식으로 접속된 복수 장비로부터의 액세스 요구에 응답하여 최소 하나의 부시스템에 대한 액세스를 제어하고, 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로를 갖는 시스템 제어기를 구비하는데, 액세스 요구가 복수명령 레벨들중 하나이고, 명령 레벨들이 서로에 대하여 소정 우선순위를 가지며, 포트들이 각 명령 레벨내의 서로에 대한 소정 포트 우선순위를 갖고, 포트 우선순위가 액세스가 부여된 장비로부터의 액세스 요구에 대응하는 명령 레벨내에서 조건부로 회전되는 데이타 시스템에 있어서, 상기 회로가 a) 미결정 상위 고 우선순위 요구에 액세스가 부여되지 않는 회수를 계수하여, 계수값이 그안에 일시적으로 저장되는 계수 수단과, b) 상기 데이타 처리 시스템이 미결정 상위 고 우선순위 요구에 대한 바이패싱을 허용할 소정 회수인 소정값에 상기 계수값을 비교하여 상기 계수값이 상기 소정값과 같을 경우 제어신호를 발생시키게끔 상기 계수 수단에 동작식으로 접속되는데, 상기 제어 신호가 각 포트에 결합되어 장비로부터의 어느 추가 액세스 요구도 상기 시스템 제어기에 의해 허용되지 못하게 하는 비교 수단과, c) 액세스가 부여된 후속 고 우선순위 요구가 최상위 고 우선순위 요구가 아닌 것으로 결정될 경우 상기 제어신호를 유지하기 위해 상기 비교 수단에 동작식으로 접속되는데, 상기 제어 신호가 모든 미결정 고 우선순위 요구에 액세스가 부여될 때까지 유지되는 래지 수단을 구비하는 데이타 처리 시스템.
제1항에 있어서, 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로가 고 우선순위 요구에 액세스가 부여되고 미결정 상위 고 우선순위 요구가 없을 경우 상기 계수값을 리세트시키기 위해 상기 계수 수단에 동작식으로 접속된 리세트 수단을 아울러 구비하는 데이타 처리 시스템.
제2항에 있어서, 미결정 상위 고 우선순위 요구의 록 아웃 방지용 회로가 고 우선순위 요구에 액세스가 부여되고 미결정 상위 고 우선순위 요구가 없을 경우 상기 계수값을 리세트시키기 위해 상기 계수 수단에 동작식으로 접속된 리세트 수단을 아울러 구비하는 데이타 처리 시스템.
미결정 상위 우선순위 요구의 록 아웃 방지용 회로를 포함하는 시스템 제어기를 갖춘 데이타 처리 시스템으로서, 상기 제어기는 그의 각 포트에 동작 가능하게 접속된 복수의 장비(30,40)로부터의 액세스에 대한 요구에 따라 적어도 하나의 부시스템(20)에 대한 액세스를 제어하고, 상기 포트는 각 포트로부터의 액세스에 대한 요구를 허용하기 위해 서로에 대해 관련된 소정의 포트 우선순위를 가지며, 상기 포트 우선순위는 액세스에 대한 요구가 상기 부시스템에 대한 액세스로써 허용될 때 조건부 회전되도록 구성한 데이타 처리 시스템에 있어서, 상기 회로는, 미결정 상위 우선순위 요구가 액세스로써 허용되지 않을 때 액세스에 대한 요구를 허용하는 시간수를 계수하기 위한 카운터(20)를 구비하는데, 상기 카운터의 계수값은 카운터에 일시적으로 저장되고; 상기 데이타 처리 시스템이 상기 미결정 상위 우선순위 요구를 바이패싱되는 시간수를 나타내는 소정의 값(510)과 상기 카운터에 일시 저장된 카운터 값을 비교하여 상기 카운터 값이 상기 소정의 값과 동일할 때 제어 신호(유지 요구)를 발생하도록 상기 카운터에 동작 가능하게 접속된 비교기(530)를 구비하는데, 상기 제어 신호는 상기 시스템 제어기가 받아들인 상기 장비로부터의 액세스에 대한 임의의 추가 요구를 금지하도록 각 포트에 결합되는 것을 특징으로 하는 데이타 처리 시스템.
제5항에 있어서, 상기 액세스 요구 각각은 복수의 명령 레벨중 특정한 하나의 레벨로 이루어지며, 상기 명령 레벨은 서로 관련 있는 소정의 우선순위를 갖고, 상기 회로는 다른 명령 레벨로 이루어진 다수의 요구가 동시에 미결정 상태일 때 가장 높은 우선순위 명령 레벨로 이루어진 요구에 대한 액세스(160)를 허용하는 것을 특징으로 하는 데이타 처리 시스템.
높은 명령 우선순위 레벨 또는 높은 포트 우선순위를 갖는 액세스 요구의 록 아웃을 방지하기 위한 회로를 포함하는 시스템 제어기(50)를 갖춘 복수의 부시스템을 구비하는 데이타 처리 시스템으로서, 상기 제어기는 그의 포트들에 동작 가능하게 접속된 복수의 장비(30,40)로부터의 액세스 요구 명령에 따라 상기 제데이타 처리 시스템의 적어도 하나의 부시스템(20)에 대한 액세스를 제어하기 위해 복수의 포트를 가지며, 상기 장비에 의해 하나의 포트로 인가되는 각 액세스 요구는 복수의 명령 우선순위 레벨중 최고의 레벨을 갖고, 상기 시스템 제어기의 각 포트는 각각의 주어진 명령 우선순위 레벨을 위한 포트에 관련된 다른 포트 우선순위를 가지며, 상기 주어진 명령 우선순위 레벨을 위한 포트의 포트 우선순위 레벨은 가장 높은 포트 우선순위에 접속된 장비에 대한 액세스 요구가 시스템 제어기에 의해 액세스로써 허용될 때 조건부 회전되도록 구성한 데이타 처리 시스템에 있어서, 상기 회로는, 낮은 명령 우선순위 레벨 또는 낮은 포토 우선순위를 가진 액세스 요구 명령이 시스템 제어기에 의해 액세스로써 허용되고, 동시에 높은 명령 우선순위 또는 높은 포트 우선순위를 가진 액세스 요구 명령이 미결 상태일때의 시간수를 계수하기 위한 카운터 수단(520)을 구비하는데, 상기 카운터 수단은 일시적으로 저장되는 계수값을 발생하고; 상기 카운터 수단의 상기 계수값을 소정의 값(510)과 비교하여 상기 계수값이 상기 소정의 값과 동일할 때 제어 신호(유지요구)를 발생하기 위해 상기 카운터 수단에 동작 가능하게 접속된 비교 수단(530)을 구비하는데, 상기 제어 신호는 상기 시스템의 포트 각각에 결합되어 포트로 하여금 상기 포트에 접속된 장비로부터의 임의의 추가 액세스 요구 명령을 받아들이지 못하도록 한 것을 특징으로 하는 데이타 처리 시스템.