KR930005935Y1 - Power fail senser circuit - Google Patents

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김동기
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금성일렉트론 주식회사
문정환
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/24—Storing the actual state when the supply voltage fails

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Abstract

내용 없음.No content.

Description

파워 페일 감지회로Power fail detection circuit

제1도는 종래의 파워 페일 감지회로도.1 is a conventional power fail detection circuit diagram.

제2도는 본 고안에 따른 파워 페일 감지회로도.2 is a power fail detection circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 트랜스 2g-2g : 다이오드1: transformer 2g-2g: diode

3a-3c : 콘덴서 4 : 레귤레이터회로3a-3c: Capacitor 4: Regulator Circuit

5 : 시스템 6-8 : 트랜지스터5: system 6-8: transistor

R11~R14: 저항R 11 to R 14 : resistance

본 고안은 파워 레일(Power Fail) 감지회로에 관한 것으로 특히, 시스템이 인터럽트 단자의 레벨을 감지하여 현재의 파워 상태를 판별하는 파워 페일 감지회로에 관한 것이다.The present invention relates to a power rail detection circuit, and more particularly, to a power fail detection circuit in which a system detects a level of an interrupt terminal to determine a current power state.

종래에는 제1도에 도시된 바와 같이 AC 100V 전원이 트랜스(12)를 통해 다이오드(2a-2d)와 콘덴서(3a,3b)의 병렬연결을 통해 레귤레이터회로(4)와 연결되고 또 트랜스(1)의 일측단이 저항을 통해 트랜지스터(6)의 베이스와 연결되고 트랜지스터(6)의 콜렉터는 레귤레이터회로(4)와 접속되어 시스템(5)의 전원단(Vcc)에 연결되며, 또 트랜지스터(6)의 콜렉터는 시스템(5)의 인터럽트 단자(INT)에 연결되는 구성이다.Conventionally, as shown in FIG. 1, an AC 100V power supply is connected to the regulator circuit 4 through the parallel connection of the diodes 2a-2d and the capacitors 3a and 3b through the transformer 12 and the transformer 1 Is connected to the base of the transistor 6 via a resistor and the collector of the transistor 6 is connected to the regulator circuit 4 to the power supply terminal Vcc of the system 5, and the transistor 6 ) Collector is connected to the interrupt terminal (INT) of the system (5).

이와 같은 종래 회로의 동작을 설명하면 다음과 같다.The operation of such a conventional circuit is described as follows.

AC 100V가 트랜스(1)를 통해 AC 12로 변환된후 트랜스(1)의 일측단(Q)를 통해 트랜지스터(6)이 베이스 전압으로 인가되어 트랜지스터(6)를 '온'시킨다. 이때 트랜스(1)의 일측단(Q)을 통한 전압은 60Hz 주기의 정형파이므로 트랜지스터(6)는 30Hz주기로 펄스를 발생시키고 이 펄스를 인터럽트단자(INTφ)로 입력받은 시스템 (5)은 정상적인 파워상태임을 감지하게 된다.After AC 100V is converted to AC 12 through transformer 1, transistor 6 is applied as a base voltage through one end Q of transformer 1 to 'turn on' transistor 6. At this time, since the voltage through one end (Q) of the transformer (1) is a fixed wave of 60 Hz cycle, the transistor (6) generates a pulse at 30 Hz cycle, and the system (5) receiving this pulse as the interrupt terminal (INTφ) has normal power. It will detect the condition.

파워 페일(power fail)시는 트랜지스터(6)는 '오프'되고 콘덴서(3a,3b)에 저장된 전하에 의해 시스템(5)은 어느 시간동안 가동이 되므로 트랜지스터(6)가 '오프'되었을때 시스템(5)의 인터럽트단자(INTφ)의 레벨이 '하이'가 되어 시스템(5)은 30Hz 펄스인가, 계속적 '하이'인가를 판별하여 계속적 '하이'상태를 판별함에 따라 파워 페일을 감지한다.In case of power fail, the transistor 6 is 'off' and the charge stored in the capacitors 3a and 3b causes the system 5 to run for some time, so when the transistor 6 is 'off' As the level of the interrupt terminal INTφ in (5) becomes 'high', the system 5 detects a power failure as it determines whether it is a 30Hz pulse or a continuous 'high' and determines a continuous 'high' state.

그런데, 상기와 같은 종래의 파워 페일 감지회로에서는 시스템이 30Hz 주기로 입력되어지는 펄스를 계속적으로 감지해야 하며, 파워 페일후 콘덴서 용량만큼 입력이 계속적으로 레벨 '하이'가 되는데 이때 시스템이 30Hz 펄스인가 아니면 계속적인 레벨 '하이'인가를 판별하기 위해서 콘덴서(C2)의 용량이 상당히 커야하는 단점이 있었다.However, in the conventional power fail detection circuit as described above, the system must continuously detect pulses input at 30 Hz cycles, and after power fail, the input is continuously level 'high' as much as the capacitor capacity. There was a disadvantage that the capacity of the capacitor C 2 must be quite large to determine whether it is a continuous level 'high'.

본 고안은 이러한 단점을 해결하기 위해 안출된 것으로, 첨부 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention is devised to solve these disadvantages, and will be described in detail with reference to the accompanying drawings.

제2도는 본 고안 파워 페일 감지회로도로서 이에 도시한 바와 같이, 직류전원 (Vs)은 레귤레이터회로(4)에 접속함과 동시에 저항(R11)과 다이오드(2g)을 통해 트랜지스터(7)의 베이스에 접속하고 이 트랜지스터(7)의 콜렉터는 저항(R13)을 통해 접지함과 동시에 에미터가 접지된 트랜지스터(8)의 베이스에 접속하며 이 트랜지스터(8)의 콜렉터는 시스템(5)의 인터럽트단자(INTφ)에 접속하는 동시에 (R14)(R12)을 통해 상기 트랜지스터(7)의 에미터와 접속함과 아울러 상기 저항(R14)를 통해 다이오드(2e)를 통한 레귤레이터회로(4)의 출력(VA)과 접속하여 그 접속점을 콘덴서(3C)에 접속함과 동시에 시스템(5)의 전원(Vcc)에 접속하여 구성한다.2 is a schematic diagram of a power fail detection circuit of the present invention. As shown therein, the DC power supply Vs is connected to the regulator circuit 4 and the base of the transistor 7 is connected through a resistor R 11 and a diode 2g. And the collector of this transistor 7 is connected to the base of the transistor 8 with the emitter grounded at the same time as grounding through the resistor R 13 and the collector of this transistor 8 is the interrupt of the system 5. terminals at the same time (R 14) regulator through the emitter and the junction box and addition diode (2e) via the resistor (R 14) of said transistor (7) through (R 12) circuit 4 is connected to the (INTφ) It is configured by connecting to the output V A , connecting the connection point to the condenser 3C, and to the power supply Vcc of the system 5.

이와 같이 구성한 본 고안 회로의 동작 및 작용효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the circuit of the present invention configured as described above in detail as follows.

정상상태에서 AC100V가 트랜스(도면 미표시) 및 정류회로(도면 미표시)를 통해 감압, 정류, 평활된 직류전압(Vs)이 레귤레이터 회로(4)를 통해 정전압으로 변환된후 다이오드(2e)를 통해 콘덴서(3c)에 충전됨과 아울러, 이 충전전위(VA)가 시스템 (5)에 입력되고 상기 입력전압(Vs)이 캐소드에 인가된 다이오드(2g)가 오프되어 (Vs〉VA) 베이스에 전류 흐름이 없는 트랜지스터(7)가 오프됨에 의해 트랜지스터(8)도 오프됨으로 시스템(5)의 인터럽트단자(INTφ)의 레벨은 항시 '하이'가 된다.Under normal conditions, AC100V is converted to constant voltage through the regulator circuit (4) after decompressing, rectifying, and smoothing the DC voltage (Vs) through the transformer (not shown) and rectifier circuit (not shown). In addition to being charged to (3c), the charging potential (V A ) is input to the system (5) and the diode (2g), to which the input voltage (Vs) is applied to the cathode, is turned off (Vs> V A ) to the current The transistor 8 without a flow is turned off so that the transistor 8 is turned off so that the level of the interrupt terminal INTφ of the system 5 is always high.

이에 따라, 인터럽트단자(INTφ)의 고전위를 감지한 시스템(5)은 정상 파워 상태를 판별함에 따라 정상 동작을 수행시키게 된다.Accordingly, the system 5 that detects the high potential of the interrupt terminal INTφ performs normal operation according to the determination of the normal power state.

한편, 파워 페일시 직류전압(Vs)이 로우가 되어(Vs＞VA) 다이오드(2g)가 온됨에 따라 베이스에 전류 흐름이 발생된 트랜지스터(7)가 온되고 이 트랜지스터(7)를 통해 콘덴서(3c)의 충전전위(VA)가 베이스에 인가된 트랜지스터(8)가 온된다.On the other hand, when the power failure causes the DC voltage Vs to become low (Vs > V A ) and the diode 2g is turned on, the transistor 7 in which current flow is generated in the base is turned on, and the capacitor 7 passes through the transistor 7. The transistor 8 to which the charging potential V A of (3c) is applied to the base is turned on.

이때, 레귤레이터 회로(4)의 출력이 로우가 되고 다이오드(2e)는 콘덴서 (2e)의 충전전하(VA)가 상기 레귤레이터회로(4)로 역인가되는 것을 차단하게 된다.At this time, the output of the regulator circuit 4 goes low and the diode 2e blocks the charge charge V A of the capacitor 2e from being applied back to the regulator circuit 4.

그리고, 트랜지스터(7)가 '온'되면 트랜지스터(8)도 '온'됨으로 콘덴서(3c)의 충전전하(VA)가 접지되어 시스템(5)의 인터럽트단자(INTφ)의 레벨이 '로우'가 디ㅗ는 순간 파워 페일로 인식하여 동작 상태를 제어함으로써 오동작을 방지하게 된다.When the transistor 7 is 'on', the transistor 8 is also 'on' so that the charge charge V A of the capacitor 3c is grounded so that the level of the interrupt terminal INTφ of the system 5 is 'low'. The temporary signal is recognized as a power failure and the operation state is controlled to prevent malfunction.

상기에서 상세히 설명한 바와 같이 본 고안은 인터럽트단자의 레벨을 감지하여 파워 페일을 판별함으로 종래 같이 30Hz주기로 들어오는 펄스입력을 계속 감시하기 위한 동작이 필요없으며 파워 백업용 콘덴서 용량을 종래보다 작은 것을 선택할 수 있는 효과가 있다.As described in detail above, the present invention detects the power failure by detecting the level of the interrupt terminal, thereby eliminating the need to continuously monitor the pulse input at a 30 Hz cycle as in the prior art, and select the capacity of the power backup capacitor smaller than the conventional one. There is.

Claims (1)

트랜스(도면 미표시) 및 정류회로(도면 미표시)를 통해 변환된 직류전압(Vs)을 레귤레이터 회로(4)에서 정전압으로 변환하여 시스템(5)에 인가되는 시스템 전원회로에 있어서, 상기 직류전압(Vs)이 저항(R11), 역방향 다이오드(2g)를 통해 베이스에 접속된 트랜지스터(7)의 콜렉터를 저항(R13)을 통해 접지함과 아울러 에미터가 접지된 트랜지스터(8)이 베이스에 접속하고 상기 레귤레이터 회로(4)의 출력을 다이오드(2e)를 통해 일측이 접지된 콘덴서(3c)에 접속함과 아울러 시스템(5)의 전원단자(Vcc)에 접속하여 그 접속점을 저항(R12)을 통해 상기 트랜지스터(7)의 에미터에 접속함과 아울러 저항(R14)을 통해 상기 트랜지스터(8)의 콜렉터와 시스템(5)의 인터럽트단자(INTφ)에 접속하여 구성함을 특징으로 하는 파워 페일 감지 회로.In a system power supply circuit which converts a DC voltage (Vs) converted through a transformer (not shown) and a rectifier circuit (not shown) into a constant voltage in the regulator circuit 4 and is applied to the system 5, the DC voltage (Vs). ) Grounds the collector of transistor 7 connected to the base via resistor R 11 , reverse diode 2g via resistor R 13 , and the transistor 8 with emitter grounded is connected to the base. The output of the regulator circuit 4 is connected to the capacitor 3c having one side grounded through the diode 2e, and to the power supply terminal Vcc of the system 5, and the connection point thereof is connected to the resistor R 12 . And a resistor R 14 connected to the collector of the transistor 8 and the interrupt terminal INTφ of the system 5 through a resistor R 14 . Fail detection circuit.
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