KR930005779Y1 - Semiconductor memory element - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래 반도체 기억소자의 회로도.1 is a circuit diagram of a conventional semiconductor memory device.
제2도는 본 고안에 따른 반도체 기억소자의 회로도.2 is a circuit diagram of a semiconductor memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
A : 비트라인 제어부 B :비트바라인 제어부A: Bit line control unit B: Bit bar line control unit
1N1~1N3, 2N1~2N3, 3~9, 14, 16 : 엔모오스 트랜지스터1N 1 to 1N 3 , 2N 1 to 2N 3 , 3 to 9, 14, 16: EnMOS transistor
1P, 2P, 10~12, 13, 15 : 피모오스 트랜지스터1P, 2P, 10-12, 13, 15: PMOS transistor
본 고안은 반도체 기억소자에 관한 것으로 특히 한개의 외부신호를 추가하여 기억소자에 모두 "0"(zero)데이타 또는 "1"(one) 데이타를 빠르게 사용하여 필요시간을 줄일 수 있도록한 플래쉬 클리어(Flash Clear)기능을 갖는 반도체 기억소자에 관한 것이다.The present invention relates to a semiconductor memory device, and in particular, a flash clear (1) by adding one external signal to reduce the required time by using “0” (zero) data or “1” (one) data in all of the memory devices. The present invention relates to a semiconductor memory device having a Flash Clear) function.
종래의 반도체 기억소자는 제1도에서와 같이 비트라인(BIT)은 엔모오스 트랜지스터(1)의 드레인 및 엔모오스트랜지스터(5)의 소오스의 엔모오스 트랜지스터(4)에 연결되는 동시에 피모오스 트랜지스터(11)의 드레인단에 연결되고, 비트라인()은 엔모오스 트랜지스터(2)의 드레인 및 엔모오스 트랜지스타(8)의 소오스단과 엔모오스 트랜지스터(4)에 연결되는 동시에 피모오스 트랜지스터(12)의 드레인단에 연결되고, 플레쉬 클리어바신호(FC)는 피모오스 트랜지스터(10)의 게이트와 연결되고 피모오스 트랜지스터(10)의 소오스단은 전원 (Vdd)과 연결되고, 플래쉬 클리어신호(FC)는 엔모오스 트랜지스터(2)의 게이트와 피모오스 트랜지스터(11,12)의 게이트 및 엔모오스 트랜지스터(1,2,3)의 게이트에 동시 연결되고 엔모오스 트랜지스터(4)의 게이트에는 BLEQ 신호가 인가되며 피모오스 트랜지스터(11,12)의 소오스단은 접속되어 엔모오스 트랜지스터(9)를 통해 전원(Vdd)과 연결되고 엔모오스 트랜지스터(3)의 소오스단은 엔모오스 트랜지수터(4,8)의 게이트와 접속되어 워드라인(W/L)과 연결되고 엔모오스 트랜지스터(5)의 드레인은 엔모오스 트랜지스터(6)의 드레인 및 전원(Vdd)과 접속되어 앤모오스 트랜지스터(7)의 게이트와 연결되고 엔모오스 트랜지스터(8)의 드레인은 엔모오스 트랜지스터(7)의 드레인 및 전원(Vdd)과 접속되어 엔모오스 트랜지스터(6)의 게이트와 연결되는 구성이다.In the conventional semiconductor memory device, as shown in FIG. 1, the bit line BIT is connected to the drain of the NMOS transistor 1 and the NMOS transistor 4 of the source of the NMOS transistor 5, and the PMOS transistor ( 11 is connected to the drain terminal of the bit line, ) Is connected to the drain terminal of the NMOS transistor 2 and the source terminal of the NMOS transistor 8 and the NMOS transistor 4, and to the drain terminal of the PMOS transistor 12, and the flash clear bar signal FC ) Is connected to the gate of the PMOS transistor 10, the source terminal of the PMOS transistor 10 is connected to the power supply (Vdd), the flash clear signal (FC) is the gate and PMOS transistor of the NMOS transistor (2) The gates of (11, 12) and the gates of the enmos transistors (1, 2, 3) are simultaneously connected, and the BLEQ signal is applied to the gates of the enmos transistors 4, Connected to the power supply Vdd through the NMOS transistor 9, and a source terminal of the NMOS transistor 3 is connected to the gates of the NMOS transistors 4 and 8 to be connected to the word line W / L. Connected and enmoose tran The drain of the master 5 is connected to the drain of the enmos transistor 6 and the power supply Vdd, and is connected to the gate of the anMOS transistor 7, and the drain of the enMOS transistor 8 is connected to the drain of the enMOS transistor 7. The drain and power supply Vdd are connected to the gate of the NMOS transistor 6.
즉 종래에는 비트라인은 엔모오스 트랜지스터(1)에 연결되고 비트바라인은 엔모오스 트랜지스터(2)에 연결되어 플래쉬 클리어(FC) 신호에 의해 제어받도록 구성되어 있다.That is, in the related art, the bit line is connected to the NMOS transistor 1 and the bit bar line is connected to the NMOS transistor 2 to be controlled by the flash clear (FC) signal.
상기 구성회로의 동작상태를 설명하면 다음과 같다. 플래쉬 클리어(Flash Clear) 상태가 되면 플래쉬 클리어 신호(FC)는 "하이", 플래쉬 클리어바신호()는 "로우"로 된다. 따라서 워드라인(W/L)은 엔모오스 트랜지스터(3)에 의해 "하이"상태가 되어 "온"되고 엔모오스 트랜지스터(1,2)는 플래쉬 클리어신호(FC)에 의해 "온"되며, 비트라인(BIT)은 "로우", 비트바라인()은 "하이"가 되어 메모리 셀(Memory Cell)이 제로(zero)상태로 고정된다.The operation state of the configuration circuit will be described below. When the Flash Clear is in the Flash Clear state, the flash clear signal (FC) is "high" and the flash clear bar signal ( ) Becomes "low". Therefore, the word line W / L is " high " by the enmos transistor 3 and " on " and the enmos transistors 1 and 2 are " on " by the flash clear signal FC. Line (BIT) is "low", bit bar line ( ) Becomes " high " so that the memory cell is fixed at zero.
이때 피오오스 트랜지스터(11,12)는 "오프"상태가 된다. 그런대 상기와 같은 종래 회로는 플래쉬 클리어(Flash Clear)모드가 되면 비트라인(BIT)은 "0"(로우) 비트바라인(BIT)은 "1"(하이)이 고정되므로 플래쉬 클리어시 데이타의 조정이 블가능한 단점이 있었다.At this time, the PIOS transistors 11 and 12 are in an "off" state. However, in the conventional circuit as described above, when the flash clear mode is set, the bit line (BIT) is fixed to "0" (low) and the bit bar line (BIT) is fixed to "1" (high). There were possible disadvantages to this.
본 고안은 이러한 단점을 해결하기 위해 안출된 것으로서 첨부도면을 참조하여 상세히 설명하면 다음과 같다.The present invention is devised to solve these disadvantages and will be described in detail with reference to the accompanying drawings.
먼저 제2도에서 그 구성을 보면, 데이타 입력신호(D)는 피오스 트랜지스터(13)와 엔모오스 트랜지스터(14)의 게이트로 인가되고 피모오스 트랜지스터(13)와 엔모오스 트랜지스터(14)의 접속점 출력은 비트라인 제이부(A)의 피모오스 트랜지스터(1P)와 엔모오스 트랜지스터(1N3)의 게이트와 연결되고 피모오스 트랜지스터(1P)의 소오스는 전원 (Vdd)과 연결되고 그 드레인은 플래쉬 클리어신호(FC)가 게이트로 인가되는 엔모오스 트랜지스터(1N1,1N2)를 거쳐 엔모오스 트랜지스터(1N3)의 드레인과 연결되고, 데이타 입력바시호()는 피모오스 트랜지스타(15)와 엔모오스 트랜지스터(16)의 게이트로 인가되고 피모오스 트랜지스터(15)의 엔모오스 트랜지스터(16)의 접속점 출력은 비트바라인 제어부(B)의 엔모오스 트랜지스터(2P)와 엔모오스 트랜지스터(2N3)의 게이트와 연결되고 피모오스 트랜지스터(2P)의 소오스는 전원(Vdd)과 연결되고 그 드레인은 플레쉬 클리어신호가 게이트로 인가되고 있는 엔모오스 트랜지스터(2N1,2N2)를 거쳐 엔모오스 트랜지스터(2N3)의 드레인과 연결되며, 엔모오스 트랜지스터(1N1,1N2)의 접속점 출력은 엔모오스 트랜지스터(5)와 소오스단이 엔모오스 트랜지스터(4) 및 피모오스 트랜지스터(11)의 드레인과 접속되어 비트라인(BIT)과 연결되고, 엔모오스 트랜지스터(2N1,2N2)의 접속점 출력은 엔모오스 트랜지스터(8)의 소오스단과 엔모오스 트랜지스터(4) 및 피모오스 트랜지스터(12)의 드레인과 접속되어 비트바라인()과 연결되며 엔모오스 트랜지스터(4)의 게이트에는 BLEQ 신호가 인가되며 피모오스 트랜지스터(11,12)의 게이트에는 플래시 클리어신호(FC)가 인가되고 그 소오스단은 엔모오스 트랜지스터(9)를 통해 전원(Vdd)과 연결되며 또 플래쉬 클리어신호(FC)는 엔모오스 트랜지스터(3)의 게이트로 인가되고 엔모오스 트랜지스터(3)의 소오스는 엔모오스 트랜지스터(5,8)의 게이트와 접속되어 워드라인(W/L)과 연결되고 엔모오스 트랜지스터(3)의 드레인은 플레쉬 클리어바신호()가 게이트로 인가되는 피모오스 트랜지스터(10)의 드레인과 연결되고 피모오스 트랜지스터(10)의 소오스는 전원(Vdd)과 연결되고 엔모오스 트랜지스터(5, 7)의 들인은 전원(Vdd) 및 엔모오스 트랜지스터(6,7)의 드레인과 각각 접속되어 엔모오스 트랜지스터(7,6)의 게이트와 각각 연결되는 구성이다. 즉 상기의 본 고안은 플래쉬 클리어신호(FC)와 데이타(D,)에 의해 제어되어 비트라인(BIT)과 비트라인()을 "하이" 또는 "로우"로 고정시킨다.First, as shown in FIG. 2, the data input signal D is applied to the gate of the PMOS transistor 13 and the NMOS transistor 14 and the connection point of the PMOS transistor 13 and the NMOS transistor 14 is shown. The output is connected to the gates of the PMOS transistor 1P and the NMOS transistor 1N 3 of the bit line Jay portion A, the source of the PMOS transistor 1P is connected to the power supply Vdd, and the drain thereof is flash cleared. The signal FC is connected to the drain of the NMOS transistor 1N 3 through the NMOS transistors 1N 1 and 1N 2 , which are applied as gates, and the data input bias ( ) Is applied to the gate of the PMOS transistor 15 and the NMOS transistor 16 and the output of the connection point of the NMOS transistor 16 of the PMOS transistor 15 is the NMOS transistor (B) of the bit bar line controller B. 2P) and the gate of the NMOS transistor 2N 3 , the source of the PMOS transistor 2P is connected to the power supply Vdd, and the drain thereof is the NMOS transistor 2N 1 , to which the flash clear signal is applied to the gate. 2N 2 ) and is connected to the drain of the NMOS transistor 2N 3 , and the connection point outputs of the NMOS transistors 1N 1 and 1N 2 are between the NMOS transistor 5 and the source terminal of the NMOS transistor 4 and PIM. is connected to the drain of the agarose transistor 11 connected to the bit line (bIT) and, yen Mohs transistor source end and the connection point of the output (2N 1, 2N 2) is yen Mohs transistor 8 yen Mohs transistor 4 The drain is connected to the coat of agarose transistor 12 bits at ( ), A BLEQ signal is applied to the gate of the NMOS transistor 4, a flash clear signal FC is applied to the gates of the PMOS transistors 11 and 12, and a source end thereof is connected to the gate of the NMOS transistor 9. The flash clear signal FC is connected to the power source Vdd, and the flash clear signal FC is applied to the gate of the NMOS transistor 3, and the source of the NMOS transistor 3 is connected to the gates of the NMOS transistors 5 and 8 so as to form a word line. (W / L) and the drain of the NMOS transistor 3 are the flash clear bar signal ( ) Is connected to the drain of the PMOS transistor 10, which is applied to the gate, the source of the PMOS transistor 10 is connected to the power source Vdd, and the ins of the NMOS transistors 5 and 7 are the power source Vdd and N The drain transistors 6 and 7 are connected to the drains of the MOS transistors 7 and 6, respectively. In other words, the present invention is a flash clear signal (FC) and data (D, Is controlled by bit lines (BIT) and bit lines ( ) To "high" or "low".
상기 구성회로의 동작상태를 설명하면 다음과 같다.The operation state of the configuration circuit will be described below.
플래쉬 클리어신호(FC)가 "로우"로 되어 정상 모드가 되면 비트라인 제어부(A)와 비트바라인 베어부(B)는 비트라인(BIT)과 비트바라인()에 어떠한 영향도 주지 못한다.When the flash clear signal FC becomes " low " and enters the normal mode, the bit line controller A and the bit bar line bare part B are connected to the bit line BIT and the bit bar line (B). ) Does not have any effect.
반대로 플래쉬 클리어신호(FC)가 "하이"로 되면 플래쉬 클리어(flash Clear) 모드가 된다. 즉 플래쉬 클리어신호(FC)가 "하이"가 되면 피모오스 트랜지스터(11,12)가 "오프"되어 비트 라인 부하(bit line load)는 비트라인(BIT)과 비트바라인()에 연결이 되지 않는다.On the contrary, when the flash clear signal FC becomes "high", it is in the flash clear mode. That is, when the flash clear signal FC becomes "high", the PMOS transistors 11 and 12 are "off" so that the bit line load is the bit line (BIT) and the bit bar line ( ) Is not connected.
또한 엔모오스 트랜지스터(1N1,1N2,2N1,2N2)는 "하이"인 플래쉬 클리어신호(FC)에 의해 "온"되어 비트라인(BIT)과 비트바라인()의 상태는 데이타 입력신호(D)와 데이타 입력바(Bar) 신호()에 의해 좌우된다.In addition, the NMOS transistors 1N 1 , 1N 2 , 2N 1 , 2N 2 are “on” by the flash clear signal FC that is “high” so that the bit line BIT and the bit bar line ( ) State of data input signal (D) and data input bar (Bar) signal ( Depends on).
즉 모든 기억 셀(cell)에 0(zero)를 쓰려면 데이타 입력(D)에 "0"(zero)를 주면되고, "1"(one)을 쓰려면 데이타입력(D)에 "1"을 주면 된다. 정상 입력단의 데이타로서 "0" 혹은 "1"로 모든 기억 셀(cell)에 초기화할 수 있다.In other words, to write 0 (zero) to all memory cells, give "0" (zero) to the data input (D). To write "1" (one), write "1" to the data input (D). You can give it. It is possible to initialize all memory cells as "0" or "1" as data of a normal input terminal.
본 고안에서 추가가된 비트 및 비트바라인 제어부의 엔모오스, 피모오스 트랜지스터들은 한 칼럼(cloumn)에 한 부분만 필요하므로 전체 칩 크기에 영향을 주지 않는다.Enmos and PMOS transistors of the bit and bit bar line controllers added in the present invention do not affect the overall chip size because only one portion is required in one column.
즉 본 고안은 플래쉬 클리어(Flash Clear)모드를 추가하기 위해 하나의 외부신호가 필요한데 입력 데이타에 따라 원하는데로 모든 기억셀(Memory cell)을 클리어 할 수 있는 효과가 있다.In other words, the present invention requires an external signal to add a flash clear mode, and according to input data, all memory cells can be cleared as desired.
Claims (1)
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KR2019900019705U KR930005779Y1 (en) | 1990-12-13 | 1990-12-13 | Semiconductor memory element |
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KR2019900019705U KR930005779Y1 (en) | 1990-12-13 | 1990-12-13 | Semiconductor memory element |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR2019900019705U KR930005779Y1 (en) | 1990-12-13 | 1990-12-13 | Semiconductor memory element |
Country Status (1)
Country | Link |
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1990
- 1990-12-13 KR KR2019900019705U patent/KR930005779Y1/en not_active IP Right Cessation
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Publication number | Publication date |
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KR920013504U (en) | 1992-07-27 |
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