KR930005566B1

KR930005566B1 - Barcode reading decorder system

Info

Publication number: KR930005566B1
Application number: KR1019900013828A
Authority: KR
Inventors: 윤기수
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1993-06-23
Also published as: KR920005016A

Abstract

The system detects barcode data by using a delta distance method to prevent errors in counting bars and spaces at high speeds. The system detects an optical signal scattered from a barcode, converts the optical signal to a digital signal, and generates a toggle signal whenever the digital signal changes from a high potential to a low potential and vice versa with making an opposite toggle signal to each of two types of the toggle signals. Respective width of these four types of toggle signals are counted and various signals necessary to read data of a barcode are detected (4) by using a count signal. An I/O memory unit (14) stores the outputs of a parity check unit (11) and a similar character discriminating unit (9).

Description

Barcode reading decoder system

제1도는 종래 바코드 판독 디코더 시스템 구성도.1 is a block diagram of a conventional barcode reading decoder system.

제2도는 본 발명 바코드 판독 디코더 시스템 구성도.2 is a block diagram of a barcode reading decoder system of the present invention.

제3a도 내지 g도는 제2도의 각부 상세회로도.3a to g are detailed circuit diagrams of each part of FIG.

제4도의 (a) 내지 (e)는 본 발명 델타 디스탄스방식에 의해 펄스발생부에서 출력되는 타이밍도.(A) to (e) of FIG. 4 are timing diagrams output from the pulse generator by the delta distans method of the present invention.

제5도는 제2도에 의한 바코드의 문자 구성도.5 is a character diagram of a barcode according to FIG.

제6도는 본 발명을 설명하기 위한 바코드의 구성도.6 is a block diagram of a bar code for explaining the present invention.

제7도의 (a) 내지 (e)는 제6도의 좌측 바코드에 대한 펄스발생부의 출력 파형도.(A) to (e) of FIG. 7 are output waveform diagrams of the pulse generator for the left bar code of FIG.

제8도의 (a) 내지 (e)는 제6도의 우측 바코드에 대한 펄스발생부의 출력 파형도.(A) to (e) of FIG. 8 are output waveform diagrams of the pulse generator for the right bar code of FIG.

제9도 및 제10도의 (a) 내지 (d)는 제2도의 유사케렉터판별부에서 유사케렉터를 판별하기 위한 유사케렉터 타이밍도.9A and 10A are diagrams of a pseudocollector timing diagram for determining the pseudocollector in the pseudocollector discriminating unit of FIG.

제11도의 (a) 내지 (e)는 제2도의 패리티 체크부에서 바코드의 스캔방향 판별을 설명하기 위한 예시도.11 (a) to 11 (e) are exemplary diagrams for explaining scanning direction determination of a barcode in the parity check unit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 바코드 검출부 2 : 펄스발생부1: Barcode detector 2: Pulse generator

3 : 카운터부 4 : 시작바 검출부3: counter part 4: start bar detection part

5 : 기본모듈발생부 6 : 케렉터폭비교부5: Basic module generating unit 6: Collector width comparison

본 발명은 바코드 판독에 관한 것으로, 특히 델타 디스탄스(Delta Distance)방식을 이용하여 바코드 관련 데이타를 입출력 메모리부에서 받아 마이크로 프로세서에서 소프트 웨어적으로 처리한 후 직렬통신 인터페이수브를 통해 호스트컴퓨터로 정확한 바코드 정보를 전송하여 잉크의 번짐으로 인한 에러의 발생을 방지하도록 한 바코드 판독 디코더 시스템에 관한 것이다.The present invention relates to barcode reading. In particular, the barcode-related data is received from the input / output memory unit using a delta distance method and processed by a microprocessor in a software manner to a host computer through a serial communication interface server. The present invention relates to a barcode reading decoder system that transmits accurate barcode information to prevent occurrence of an error due to smearing of ink.

종래의 바코드 판독 디코더 시스템은 첨부된 도면 제1도에 도시된 바와같이 바코드에서 산란되어 나온 광신호를 전기적 신호인 디지탈신호로 변환시키는 슬로트스캔부(1)와, 상기 슬로트스캔부(1)로 부터 발생된 디지탈신호의 간격을 2진수로 카운트하는 바코드 간격 카운터제어부(2)와, 상기 바코드 간격 카운터 제어부(2)로 부터 출력된 바코드의 디지탈신호를 저장함과 아울러 그 저장된 데이타를 펄스발생부(4)로 부터 발생된 클럭펄스에 동기시켜 출력하는 입, 출력 메모리부(3)와, 상기 입, 출력 메모리부(3)로 부터 출력된 데이타를 디코딩하여 출력하는 디코더부(5)와, 상기 디코더부(5)로 부터 출력된 데이타 중에서 바코드의 정상데이타를 분리시키는 프레임제어부(6)와, 상기 프레임제어부(6)로 부터 출력된 바코드의 데이타를 검색하여 처리함과 아울러 바코드가 슬로트 스캔부(1)에 의해 읽혀질 위치에 와 있는지를 결정하기 위해 스캔제어부(8)를 통해 슬로트 스캔부(1)를 제어하는 마이크로 프로세서(7)와, 상기 마이크로 프로세서(7)로 부터 출력된 정상의 바코드를 호스트컴퓨터(10)로 인터페이스하는 인터페이스아답터(9)로서 구성되어 있다.The conventional barcode reading decoder system includes a slot scan unit 1 for converting an optical signal scattered from a barcode into a digital signal, which is an electrical signal, as shown in FIG. 1 and the slot scan unit 1. Bar code interval counter control unit 2 for counting the interval of the digital signal generated from the binary number in binary, and stores the digital signal of the bar code output from the bar code interval counter control unit 2 and pulses the stored data. An input / output memory section 3 for outputting in synchronization with the clock pulse generated from the section 4, and a decoder section 5 for decoding and outputting data output from the input / output memory section 3; A frame controller 6 for separating the normal data of the barcode from the data output from the decoder 5 and the data of the barcode output from the frame controller 6 for searching and processing; Microprocessor 7 for controlling the slot scan unit 1 via the scan control unit 8 to determine whether the barcode is in the position to be read by the slot scan unit 1, and the microprocessor 7 It is configured as an interface adapter 9 for interfacing the normal barcode outputted from the interface to the host computer 10.

이와같이 구성된 종래 바코드판독 디코더의 동작과 그에 따른 문제점을 설명하면 다음과 같다.The operation of the conventional barcode reading decoder configured as described above and the problems thereof will be described as follows.

먼저 슬로트스캔부(1)는 스캔제어부(8)를 통한 마이크로 프로세서(7)의 제어신호에 의해 바코드에서 산란되어 나온 광신호를 전기적 신호로 변환시키게 되고, 이 신호에 따라 스페이스에서 바(Bar)로 천이되는 신호 (

)와 바에서 스페이스(space)로 천이되는 신호 (

)인 디지탈펄수가 발생되어 바코드 간격 카운터 제어부(2)로 인가되고, 상기 바코드 간격 카운터 제어부(2)는 스페이스에서 바로 천이되는 신호(

)와 바에서 스페이스로 천이되는 신호(

)의 시간간격을 2진수로 카운트하여 입, 출력 메모리부(3)에 저장하게 된다.First, the slot scan unit 1 converts an optical signal scattered from a bar code into an electrical signal by a control signal of the microprocessor 7 through the scan control unit 8, and according to the signal, a slot in a bar is used. Signal to transition to

) And the signal that transitions to space in the bar (

Digital pulse number is generated and applied to the barcode interval counter control unit 2, the barcode interval counter control unit 2 is a signal (

) And the signal that transitions from space to bar (

The time interval of) is counted in binary and stored in the input / output memory unit 3.

이후 슬로트 스캔부(1)에서 출력된 신호 (

)(

)가 바코드 간격 카운터 제어부(2)를 정지시키고 바에서는 “1”, 스페이스에서는 “0”을 나타내는 신호(VID)를 바코드 간격 카운터제어부(2)로 부터 출력된 신호 (

)(

)와 함께 입, 출력 메모리부(3)로 출력하게 되고, 이 시점에서 바코드 간격 카운터 제어부(2)는 리세트되고, 다음 바코드신호가 카운트된다.After that, the signal output from the slot scan unit 1 (

) (

) Stops the barcode interval counter control unit 2 and outputs a signal (VID) indicating “1” in the bar and “0” in the space, from the barcode interval counter control unit 2.

) (

) Is output to the input and output memory unit 3, at which point the barcode interval counter control unit 2 is reset and the next barcode signal is counted.

상기 입, 출력 메모리부(3)에 저장된 데이타는 펄스발생부(4)에서 출력된 클럭펄스에 의해 동기되어 디코더부(5)로 출력함과 아울러 바코드의 간격폭을 나타내는 11비트 2진 데이타와 간격이 바인지 스페이스인지를 나타내는 신호(VID) 및 클럭펄스(CLK)를 출력하게 되면 디코더부(5)에서는 상기 입, 출력 메모리부(3)로 부터 출력된 데이타에 따라 십진수 문자를 나타내는 BCD 비트와 바코드의 왼쪽, 오른쪽마진(Margin), 센터밴드, 에러등을 나타내는 4개의 BCD 비트를 출력하게 된다. 즉, 바코드의 간격이 바인지 스페이스인지를 나타내는 마크신호(MARK)와 3개의 이전간격과 함께 현재 바코드의 간격이 이전의 간격과 같은지를 나타내는 이퀄신호(RQUAL) 및 바코드가 홀수패리티 또는 짝수 패리티인가를 나타내는 패리티신호(PARITY)들을 프레임제어부(6)로 출력하게 되고, 프레임제어부(6)는 마이크로프로세서(7)로 부터 출력된 판독신호(RD) 및 기록신호(WR)에 의해 디코더부(5)로 부터 출력된 신호중에서 바코드에 적당하지 않은 데이타와 적당한 데이타로 분리하여 마이크로프로세서(7)에 인가하게 되고, 그 마이크로프로세서(7)는 바코드가 슬로트스캔부(1)에 의해 읽혀질 위치에 와 있는지를 결정하기 위해 스캔제어부(8)를 통해 슬로트스캔부(1)를 조정하여 그로부터 출력된 신호가 스캔제어부(8)를 통해 입력되면 프레임제어부(6)를 검색하게 된다. 이때 프레임제어부(6)로 부터 분리된 바코드 데이타가 인가되면 그 바코드 데이타 정당한 바코드인가를 결정하기 위해 교정(Correlation)분석과 모듈텐 체크(Module Ten Check)를 하여 정당한 바코드이면 인터페이스아답터(9)를 통해 호스트컴퓨터(10)에 전송하게 된다.The data stored in the input / output memory unit 3 is outputted to the decoder unit 5 in synchronization with the clock pulses output from the pulse generator unit 4 and 11-bit binary data representing the interval width of the barcode. When outputting a signal VID and a clock pulse CLK indicating whether the interval is a space or a space, the decoder unit 5 outputs a BCD bit representing a decimal character according to data output from the input / output memory unit 3. And four BCD bits to indicate the left and right margins of the barcode, the center band, and the error. That is, the mark signal MARK indicating whether the interval between the barcodes is the bar or the space, and the equal signal RQUAL indicating whether the interval of the current barcode is equal to the previous interval together with the three previous intervals, and whether the barcode is odd parity or even parity. Parity signals (PARITY) indicating the output to the frame control unit 6, the frame control unit 6 is the decoder unit 5 by the read signal (RD) and the write signal (WR) output from the microprocessor (7) Among the signals output from), data that is not suitable for the barcode and appropriate data are separated and applied to the microprocessor 7, and the microprocessor 7 is located at the position where the barcode is to be read by the slot scanning unit 1. Adjust the slot scan unit 1 through the scan control unit 8 to determine whether or not the signal is output from the frame control unit 6 when the signal output therefrom is input through the scan control unit 8. do. At this time, if the barcode data separated from the frame control unit 6 is applied, the correlation adapter and module ten check are performed to determine whether the barcode data is a valid barcode. Transfer to the host computer 10 via.

그러나 이와같은 종래의 바코드 판독 디코더 시스템은 슬로트 스캔부에서 출력된 스페이스에서 바로 천이되는 신호(

)와 바에서 스페이스로 천이되는 신호(

)를 이용하여 스페이스와 바를 직접 카운트하게 되어 바코드 인쇄 과정에서 발생될 수 있는 잉크의 번짐현상이 생길 경우 바코드를 읽어내는 신뢰성에 문제가 발생되며, 또한 회로에 소요되는 부품의 갯수가 많아 고속으로 바코드를 스캔할 경우 에러가 발생되는 문제점이 있었다.However, such a conventional bar code reading decoder system has a signal that is directly shifted in the space output from the slot scanning unit.

) And the signal that transitions from space to bar (

If you count the space and bar directly by using), if there is smear of ink that can be generated during barcode printing process, there will be a problem in reliability of reading barcodes. An error occurred when scanning.

본 발명은 이와같은 종래의 문제점을 감안하여 델타디스탄스 방식을 이용 바코드 관련 데이타를 입, 출력 메모리부에서 받아 마이크로 프로세서에서 신호처리한 후 직렬통신 인터페이스부를 통해 호스트 컴퓨터 정확한 바코드 정보를 전송하여 잉크의 번짐으로 인한 에러의 발생을 방지하도록 창안한 것으로, 이하 본 발명을 첨부된 도면을 의거 상세히 설명하면 다음과 같다.In view of the above-mentioned problems, the present invention receives the barcode-related data from the input / output memory unit using the delta-distance method, processes the signal from the microprocessor, and then transmits the correct barcode information to the host computer through the serial communication interface. Invented to prevent the occurrence of an error due to the spread of the present invention will be described in detail below with reference to the accompanying drawings.

제2도는 본 발명 바코드 판독 디코더 시스템 구성도로서, 이에 도시한 바와같이, 바코드에서 산란된 광신호를 디지탈 신호로 변환시키는 바코드 검출부(1)와, 상기 바코드검출부(1)부터 디지탈신호가 하이에서 로우, 로우에서 하이로 변화함에 따른 케렉터를 구성하는 데이타를 분리하여 토굴신호(T)를 만드는 펄스발생부(2)와, 상기 펄스발생부(2)로 부터의 토글신호(T)의 폭을 카운트하는 카운터부(3)와, 상기 카운터부(3)로 부터 출력된 데이타로 부터 바코드의 시작신호인 시작바(Start Guard Bar)를 체크해서 시작바신호(SGB)를 출력하는 시작바검출부(4)와, 상기 시작바신호(SGB)가 검출되었을시 한 모듈에 대한 카운터부(3)의 출력값의 배수배 값을 갖는 기본 모듈을 만드는 기본모듈발생부(5)와, 상기 카운터부(3)로 부터 하나의 케렉터가 입력되면 상기 기본모듈 발생부(5)에서 출력된 배수배값을 갖는 기본모듈을 이용하여 7모듈로 구성된 정당한 케렉터인지를 체크해서 정당한 케렉터로 판단되면 케렉터 폭 비교신호(CW)를 출력하는 케렉터 폭 비교부(6)와, 상기 카운터부(3)로 부터 출력된 데이타로 부터 바코드의 중간신호인 중간바(Center Guard Bar)가 입력되었는지를 체크해서 중간바신호(CGB)를 출력함과 동시에 펄스발생부(2)로 출력하여 바코드신호를 반전시키게 하는 중간바 검출부(7)와, 상기 카운터부(3)로 부터 출력된 데이타로 부터 바코드의 끝신호인 끝바(End Guard Bar)를 체크해서 바코드가 끝났다는 신호(EGB)를 출력하는 끝바검출부(8)와, 케렉터인식에서 에러를 방지하기 위하여 상기 카운터부(3)로 부터의 인접한 스페이스와 바를 합한 모듈의 카운터값 및 인접한 바와 스페이스를 합한 모듈의 카운터값을 구별하기 위하여 이를 입, 출력 메모리부(14)로 출력하는 유사케렉터 판별부(9)와, 상기 카운터부(3)로 부터 출력된 중간바의 좌, 우에 같은수의 케렉터가 실려있는지를 체크하여 전체(total)케렉터신호(TOT)를 출력하는 전체케렉터 체크부(10)와, 상기 카운터부(3)로 부터 출력된 케렉터에서 바코드가 중간바의 왼쪽부터 입력되는지 오른쪽부터 입력되는지를 체크하여 입, 출력 메모리부(14)로 홀수패리티와 짝수패리티를 출력하는 패리티 체크부(11)와, 상기 시작바검출부(4), 케렉터폭 비교부(6)로 부터 출력을 체크해서 상기 패리티체크부(11), 카운터부(3) 및 유사 케렉터 판별부(9)의 출력을 입, 출력 메모리부(14)에 저장하고, 끝바 검출부(8), 전체 케렉터 체크부(10)의 출력을 체크해서 입, 출력메모리부(14)의 데이타를 마이크로 프로세서(15) 및 인터페이스부(16)를 통해 호스트 컴퓨터(17)로 전송하는 것을 제어하는 컨트롤부(12)와, 상기 전체 케렉터체크부(10)로 부터 출력된 전체 케렉터신호(TOT)를 컨트롤부(12)를 통해 입력받아 에러를 체크하는 에러체크부(13)로서 구성한다.2 is a block diagram of a barcode reading decoder system according to the present invention. As shown therein, a barcode detection unit 1 for converting an optical signal scattered from a barcode into a digital signal, and the digital signal from the barcode detection unit 1 at high A pulse generator 2 for separating the data constituting the collector as it changes from low to low, and generating a crypt signal T, and a width of the toggle signal T from the pulse generator 2. A counter bar (3) for counting and a start bar detector for checking a start guard bar, which is a start signal of a bar code, from the data output from the counter unit 3, and outputting a start bar signal SGB. (4), a base module generator (5) for making a base module having a multiple of the output value of the counter unit (3) for one module when the start bar signal (SGB) is detected, and the counter unit ( When one collector is input from 3), The collector width comparison unit outputs a collector width comparison signal (CW) when it is determined to be a valid collector by checking whether it is a valid collector consisting of 7 modules by using the basic module having a multiple value of the multiples outputted from the generation unit (5). (6) and outputting the middle bar signal (CGB) from the data output from the counter section (3) to check whether the middle bar (Center Guard Bar) of the bar code is input, The bar code is completed by checking the middle bar detection unit 7 for outputting to (2) and inverting the bar code signal, and the end guard bar which is the end signal of the bar code from the data output from the counter unit 3. Is an end bar detector 8 for outputting the signal EGB, and a counter value of a module in which bars and a bar combined with adjacent spaces from the counter unit 3 and a bar and a module in which adjacent bars are combined to prevent an error in the recognition of the collector. Find the counter value In order to distinguish, a pseudo-collector discriminating unit 9 outputting the same to the input / output memory unit 14 and the same number of collectors on the left and right of the middle bar output from the counter unit 3 are loaded. The total collector check unit 10 which checks and outputs the total collector signal TOT, and whether the barcode is input from the left side of the middle bar in the collector output from the counter unit 3, or from the right side. Checks the output from the parity check unit 11 for outputting odd parity and even parity to the input / output memory unit 14, the start bar detector 4, and the collector width comparison unit 6. The outputs of the parity check unit 11, the counter unit 3, and the similar collector determination unit 9 are stored in the input / output memory unit 14, and the end bar detection unit 8 and the entire collector check unit ( 10) check the output of the input and output memory unit 14 to the microprocessor 15 and the interface unit 16 The control unit 12 controls the transmission to the host computer 17 and the entire collector signal TOT output from the entire collector check unit 10 through the control unit 12 and receives an error. Is configured as an error checking unit 13 for checking.

제3a도는 제2도의 시작바검출부(4)의 상세회로도로서, 이에 도시한 바와같이 상기 카운터부(3)로 부터 출력된 각각의 토글신호(CTa), (CTc) 및 승산기(4a), (4b)로 부터 4배로 승산된 카운터부(3)의 토글신호(CTb), (CTd)를 비교하여 출력하는 비교기(4c), (4e)와, 상기 카운터부(3)의 토글신호(CTb), (CTd) 및 토글신호(CTc), (CTa)를 비교하여 같으면 하이(H)신호를 출력하는 비교기(4d), (4f)와 상기 비교기(4d), (4f)의 출력신호 및 오아게이트(OR1), (OR2)를 통한 비교기(4c)(4e)의 출력신호를 앤드화시켜 출력하는 앤드게이트(AND1), (AND2)와, 그 앤드게이트(AND1), (AND2)의 시작바신호(SGB1)(SGB2)를 오아링하여 시작바신호(SBG)를 출력하는 오아게이트(OR3)로서 구성한다.FIG. 3A is a detailed circuit diagram of the start bar detector 4 of FIG. 2, and as shown in FIG. 3A, each toggle signal CTa, CTc and multiplier 4a, ( Comparators 4c and 4e for comparing and outputting the toggle signals CTb and CTd of the counter part 3 multiplied by 4 times from 4b), and the toggle signals CTb of the counter part 3. , And output signals and or gates of the comparators 4d and 4f and the comparators 4d and 4f that output a high H signal by comparing the (CTd) and the toggle signals (CTc) and (CTa). AND gates AND1 and AND2 for outputting the output signals of the comparators 4c and 4e through OR1 and OR2, and the start bar signals of the AND gates AND1 and AND2. It is configured as an OR gate OR3 which outputs the start bar signal SBG by ringing (SGB1) and SGB2.

제3b도는 제2도의 기본모듈발생부(5)의 상세도로서, 상기 시작바검출부(4)로 부터 각 시작바신호(SGB1)(SGB2)가 검출되면 컨트롤부(12)로 부터 어드레스 시작바신호(ASGB1)(ASGB2)를 인가받아 칩 인에이블되어 카운터부(3)의 각 토글신호(CTb)(CTc)(CTd)(CTa)를 버퍼(5a-5d)와, 상기 버퍼(5a-5d)로 부터 출력된 데이타를 승산하고 가산하여 기본 모듈을 만드는 승산 및 가산기(5e)로서 구성한다.FIG. 3B is a detailed view of the basic module generator 5 of FIG. 2, and when each start bar signal SGB1 (SGB2) is detected from the start bar detector 4, an address start bar from the control unit 12 is shown. The chip is enabled by receiving the signals ASGB1 and ASGB2 to convert the toggle signals CTb, CTc, CTd, and CTa of the counter unit 3 into buffers 5a-5d and 5a-5d. Multiplier and adder 5e for multiplying and adding the data output from the multiplier to form a basic module.

제3c도는 제2도의 케렉터 폭 비교부(6)의 상세도로서, 이에 도시한 바와같이 상기 카운터부(3)로 부터 출력된 각 토글신호(CTa)(CTc)를 컨트롤부(12)의 한 케렉터가 끝났음을 알리는 케렉터신호(CHAR)에 의해 칩 인에이블되어 각각 버퍼링하는 버퍼(6a)(6b)와, 상기 버퍼(6a)(6b)로 부터 출력된 토글신호(CTa)(CTc)를 가산하여 출력하는 가산기(6c)와, 그 가산기(6c)로 부터 출력된 데이타와 기본모듈발생부(5)의 승산 및 가산기(5e)로 부터 출력된 기본모듈(6MOD), (8MOD)을 각각 비교한 후 앤드게이트(AND3)를 통해 케렉터폭 비교신호(COW)를 출력하는 비교기(6d)(6e)로서 구성한다.FIG. 3C is a detailed view of the collector width comparator 6 of FIG. 2, and as shown in FIG. 3, each toggle signal CTa (CTc) output from the counter unit 3 is converted into the control unit 12. FIG. The buffers 6a and 6b are chip-enabled by the collector signal CHAR indicating that one collector is finished and the toggle signals CTa and CTc output from the buffers 6a and 6b. Adder 6c for adding and outputting), the data outputted from the adder 6c, the multiplier of the base module generator 5, and the base module 6MOD, 8MOD outputted from the adder 5e. Are compared and configured as comparators 6d and 6e for outputting the collector width comparison signal COW through the AND gate AND3.

제3d도는 제2도의 중간바 검출부(7)로서, 상기 카운터부(3)로 부터 출력된 각 토글신호(CTb)(CTd)를 펄스 발생부(2)의 임펄스신호(FTc)(FTa)에 의해 칩인에이블되어 버퍼링하는 버퍼(7b)(7d)와, 상기 카운터부(3)의 각 토글신호(CTa)(CTc)를 오아게이트(OR4) 통한 임펄스신호(FTc)(FTa)에 의해 칩인에이블되어 버퍼링하는 버퍼(7a)(7c)와, 상기 버퍼(7a-7d)로 부터 출력된 토글신호(CTa-CTd)를 각각 비교하여 출력하는 비교기(7e-7h)와, 상기 비교기(7e, 7f), (7g, 7h)로 부터 출력된 비교 데이타를 앤드화시켜 오아게이트(OR5)를 통해 중간바신호(CGB)를 컨트롤부(12)에 출력하는 앤드게이트(AND4)(AND5)로서 구성한다.FIG. 3D is the middle bar detection unit 7 of FIG. 2, in which each toggle signal CTb (CTd) output from the counter unit 3 is transferred to the impulse signal FTc (FTa) of the pulse generator 2. Chip-enabled by the chip-enabled buffer 7b and 7d and the impulse signal FTc and FTa through the ORG of the toggle signals CTa and CTc of the counter section 3, respectively. And buffers 7a and 7f which compare and output the toggle signals CTa and CTd outputted from the buffers 7a and 7d, respectively, and the comparators 7e and 7f. ) And the comparison data outputted from (7g, 7h) are configured as an AND gate (AND4) AND5 for outputting the middle bar signal CGB to the control unit 12 through the oragate OR5. .

제3e도는 제2도의 끝바 검출부(8)의 상세회로도로서, 이에 도시한 바와같이 상기 카운터부(3)로 부터 출력된 각각의 토글신호(CTc)(CTa) 및 승산기(8a)(8b)로 부터 4배로 승산된 카운터부(3)의 토글신호(CTb)(CTd)를 비교하여 출력하는 비교기(8d)(8f)와, 상기 카운터부(3)의 토글신호(CTa)(CTc) 및 토글신호(CTb)(CTd)를 비교하여 같으면 하이(H)신호를 출력하는 비교기(8c)(8e)와, 상기 비교기(8c)(8e)의 각 출력신호와 오아게이트(OR6)(OR7)를 통한 비교기(8d)(8f)의 출력신호 및 시작바검출부(4)의 시작바신호(SGB1)(SGB2)를 각각 앤드화시킨 후 오아게이트(OR8)를 통해 끝바신호(EGB)를 컨트롤부(12)에 출력하는 앤드게이트(AND6)(AND7)로서 구성한다.FIG. 3E is a detailed circuit diagram of the end bar detection section 8 of FIG. 2, with each toggle signal CTc (CTa) and multipliers 8a and 8b output from the counter section 3 as shown therein. Comparators 8d and 8f for comparing and outputting the toggle signal CTb and CTd of the counter unit 3 multiplied by 4 times, and the toggle signal CTa and CTc and the toggle of the counter unit 3. Comparators 8c and 8e for comparing the signals CTb and CTd and outputting a high (H) signal, and the respective output signals of the comparators 8c and 8e and the OR gates OR6 and OR7. The output signal of the comparator 8d and 8f and the start bar signal SGB1 and SGB2 of the start bar detection unit 4 are respectively ANDed, and then the end bar signal EGB is controlled by the oragate OR8. It constitutes as an AND gate AND6 (AND7) output to 12).

제3f도는 제2도의 유사케렉터 판별부(9)로서, 이에 도시한 바와같이, 상기 시작바검출부(4)로 부터 시작바신호(SGB1)(SGB2)가 검출되었을 경우 발생되는 컨트롤부(12)의 어드레스인에이블신호(AN1)(AN2)에 의해 인에이블되어 카운터부(3)의 클럭펄스(CLK)를 카운트하는 카운터(9a)(9b)와, 상기 카운터(9a)(9b)의 출력신호를 시작바검출부(4)의 시작바신호(SGB1)(SGB2)에 의해 칩에이블되어 승산하는 승산기(9d)(9e)와, 상기 기본모듈발생부(5)의 기본모듈(6MOD)를 제산시켜 기본모듈(3MOD)를 출력하는 제산기(9c)와, 상기 승산기(9d)(9e) 및 제산기(9c)의 출력신호를 비교한 후 플립플롭(9g)을 통해 입출력 메모리부(14)에 유사케렉터 판별신호(VAME)를 출력하는 비교기(9f)로서 구성한다.3F is a pseudo-collector discriminating unit 9 of FIG. 2, and as shown therein, the control unit 12 generated when the start bar signal SGB1 (SGB2) is detected from the start bar detecting unit 4; Counters 9a and 9b which are enabled by the address enable signals AN1 and AN2 and count the clock pulse CLK of the counter section 3, and the outputs of the counters 9a and 9b. Multipliers 9d and 9e, which are chip-enabled and multiplied by the start bar signals SGB1 and SGB2 of the start bar detector 4, and the base module 6MOD of the base module generator 5 are divided. By comparing the output signals of the multiplier 9c and the multipliers 9d, 9e and the divider 9c, and outputting the base module 3MOD through the flip-flop 9g. The comparator 9f outputs a pseudo-collector discrimination signal VAME.

제3g도는 제2도의 패리티 체크부(11)로서, 상기 시작바검출부(4)의 시작바신호(SGB1)(SGB2)에 의해 각각 인에이블되어 상기 카운터부(3)의 토글신호(CTa)(CTb) 및 (CTc)(CTd)를 가산하는 가산기(11a)(11b)와, 상기 가산기(11a)(11b)의 출력신호 및 기본모듈발생부(5)의 기본모듈(4MOD)(6MOD)(8MOD)(10MOD)를 비교하여 출력하는 비교기(11c-11f)와, 상기 비교기(11c-11f)의 출력신호를 오아링한 후 플립플롭(11g)을 통해 입, 출력 메모리부(14)에 짝수 패리티 또는 홀수패리티를 나타내는 패리티신호(PRTY)를 인가하는 오아게이트(OR9)로서 구성한 것으로, 여기서 바코드는 일반적으로 제6도에 도시한 바와같이 바코드에서 단위가 되는 바(“1”) 스페이스(“ø”)를 모듈(Module)이라 하는데 처음 11개 이상의 좌측 바코드의 왼쪽 마진(Margin)(LM)이 있고 바코드시작을 나타내는 시작바(SB)가 있으며, 7개의 모듈로 구성된 좌측의 케렉터(L, CH)가 있으며, 중간에 중간부(CB)가 나오고, 다시 우측의 케렉터(R, CH)가 있으며, 바코드의 끝을 알리는 끝바(EB)가 있고, 다시 7개 이상의 우측 바코드의 오른쪽 마진(RM)이 나타난다.3G is a parity check unit 11 of FIG. 2, which is enabled by start bar signals SGB1 and SGB2 of the start bar detection unit 4, respectively, and toggle signals CTa of the counter unit 3 ( Adders 11a and 11b for adding CTb) and (CTc) (CTd), output signals of the adders 11a and 11b, and basic modules 4MOD and 6MOD of the basic module generator 5; 8MOD) (10MOD) by comparing the output signal of the comparator (11c-11f) and the output of the comparator (11c-11f) and the even after the flip-flop (11g) to the input and output memory unit 14 It is configured as an OR gate OR9 to which a parity signal PRTY indicating parity or odd parity is applied, wherein the barcode is generally a bar (“1”) space (“1”) that is a unit of the barcode as shown in FIG. ø ”) is called a module, and there is a left margin (LM) of the first 11 or more left barcodes and a start bar (SB) indicating the beginning of the barcode. There is a collector (L, CH) on the left side of the module, the middle part (CB) comes out in the middle, and again the collector (R, CH) on the right side, there is an end bar (EB) indicating the end of the barcode. Again, the right margin (RM) of seven or more right barcodes appears.

또한 한 케렉터는 2개의 스페이스와 2개의 바로 표시되는데 중간바(CB)의 왼쪽에는 스페이스, 바, 스페이스, 바의 순서로 나타나고, 오른쪽에는 바, 스페이스, 바, 스페이스의 순서로 나와 양쪽 어느 방향으로도 스캔이 가능하다.In addition, one collector is displayed with two spaces and two bars. The left side of the middle bar (CB) appears in the order of space, bar, space, bar, and on the right side of the bar, space, bar, space. Scanning is also possible.

여기서 시작바(SB)는 1, ø, 1이고, 중간바(CB)는 ø, 1, ø이며, 끝바(EB)는 1, ø, 1의 모듈들로 구성된다.Here, the start bar SB is 1,?, 1, the middle bar CB is?, 1,?, And the end bar EB is composed of modules of 1,?, 1.

이와같이 구성된 본 발명의 작용, 효과를 상세히 설명하면 다음과 같다.Referring to the operation, effects of the present invention configured as described above in detail.

먼저 제7도의 (a)와 같이 스페이스 구간(T1)과 바코드시작구간(T2), 케렉터구간(T3) 및 중간바 구간(T4)으로 된 바코드가 스캔부에 의해 스캔되어 나오면 바코드 검출부(1)가 바코드에서 신란되어 나온 광신호를 디지탈신호로 변화시켜 펄스발생부(2)에 인가하게 되고, 펄스발생부(2)는 제6도의 (바)와 같이 바코드 검출부(1)로부터 출력되는 바코드신호가 “ø”에서 “1”로 변화할 때 마다 반대로 토글되는 토글신호(Ta)(Tc)를 발생하게 되고 아울러 바코드신호가 “1”에서 “ø”으로 변화할 때 마다 반대로 토글되는 토글신호(Tb)(Td)를 발생하게 됨과 아울러 토글신호(Ta-Td)가 “1”에서 “ø”으로 변화하는 순간에 임펄스신호(FTa-FTd)를 발생하게 된다. 따라서 카운터부(3)에서는 상기 펄스발생부(2)의 토글신호(Ta-Td)를 받아 그 폭을 카운트하여 각각의 다음 토글신호의 카운트가 끝나기 전까지 기억한 후 제7도와 같이 카운트값인 토글신호(CTa-CTd)를 각각 8비트로 출력하여 시작바검출부(4)에 구성된 비교기(4c-4f)의 입력단자(P) 및 승산기(4a)(4b)를 통해 상기 비교기(4c, 4e)의 입력단자(Q)에 인가한다. 이때 카운터부(3)로 부터 출력된 토글신호(CTa)(CTc)가 비교기(4c-4f)의 입력단자(P)(Q)에 인가되고, 토글신호(Tb)(Td)는 비교기(4d)(4f)의 입력단자(P)에 인가됨과 아울러 승산기(4a)(4b)를 통해 4배로 승산되어 비교기(4c)(4e)의 입력단자(Q)에 인가된다.First, as shown in (a) of FIG. 7, when a bar code consisting of a space section T1, a bar code start section T2, a collector section T3, and a middle bar section T4 is scanned by the scanning unit, the bar code detector 1 ) Is converted into a digital signal and applied to the pulse generator 2, and the pulse generator 2 is a barcode output from the barcode detector 1 as shown in FIG. Whenever the signal changes from “ø” to “1”, a toggle signal Ta (Tc) is toggled which is reversed every time the signal changes from “1” to “ø”. In addition to generating (Tb) (Td), an impulse signal FTa-FTd is generated at the moment when the toggle signal Ta-Td changes from “1” to “ø”. Therefore, the counter unit 3 receives the toggle signals Ta-Td of the pulse generator 2 and counts the widths thereof, stores them until the end of each next toggle signal counts, and then toggles the count value as shown in FIG. Each of the comparators 4c and 4e is outputted through the input terminal P and the multipliers 4a and 4b of the comparator 4c-4f configured in the start bar detector 4 by outputting the signals CTa-CTd in 8 bits, respectively. It is applied to the input terminal Q. At this time, the toggle signal CTa (CTc) output from the counter section 3 is applied to the input terminal P (Q) of the comparators 4c-4f, and the toggle signal Tb (Td) is the comparator 4d. 4f is applied to the input terminal P, and is multiplied by four times through the multipliers 4a and 4b and applied to the input terminal Q of the comparators 4c and 4e.

따라서, 상기 비교기(4c)(4e)는 카운터부(3)로 부터 출력된 각각의 토글신호(CTa)(CTc)와 승산기(4a)(4b)를 통한 토글신호(CTb)(CTd)를 비교하여 카운터부(3)로 부터 출력된 토글신호(CTa)(CTc)가 승산기(4a)(4b)로 부터 출력된 토글신호(CTb)(CTd)보다 크거나 같으면 하이(H)신호를 출력하게 된다.Therefore, the comparators 4c and 4e compare the respective toggle signals CTa and CTc output from the counter unit 3 with the toggle signals CTb and CTd through the multipliers 4a and 4b. To output a high (H) signal if the toggle signal CTa (CTc) output from the counter section 3 is greater than or equal to the toggle signal CTb (CTd) output from the multipliers 4a and 4b. do.

즉, ≥4CTb가 되고, CTc≥4CTd가 되어야 하이(H)신호를 출력하게 되며 비교기(4d)(4f)는 카운터부(3)의 토글신호(CTb)(CTc), (CTd)(CTa)를 비교하여 토글신호(CTb)(CTd)가 토글신호(CTc)(CTa)와 같으면 즉 CTb=CTc, CTa=CTd이면 하이(H)신호를 출력하게 되고, 상기 비교기(4d)(4f)의 출력은 오아게이트(OR1)(OR2)를 통해 비교기(4c)(4e)의 출력신호와 함께 앤드게이트(AND1)(AND2)에서 앤드화된 후 오아게이트(OR3)를 통해 시작바가 검출되었다는 시작바신호(SGB)를 컨트롤부(12)에 인가하게 되는데 이때 상기 오아게이트(OR1)(OR2)의 출력신호와 비교기(4d)(4f)의 출력신호중 어느한쪽이 로우(L)신호로 출력되면 시작바신호(SGB1)(SGB2)가 출력되지 않고, 또한 상기 시작바신호(SGB1)(SGB2)는 둘중 한 신호만 오아게이트(OR3)를 통하여 선택된다.That is, when ≥ 4 CTb and CTc ≥ 4 CTd, the high (H) signal is outputted, and the comparators 4d and 4f are toggle signals CTb (CTc) and (CTd) (CTa) of the counter unit 3. When the toggle signal CTb (CTd) is the same as the toggle signal (CTc) (CTa), that is, if the CTb = CTc, CTa = CTd and outputs a high (H) signal, the comparator (4d) (4f) The output is energized at the AND gate AND1 AND2 with the output signal of the comparators 4c and 4e via the OR gate OR1 and OR2 and then the start bar is detected through the OR gate OR3. The signal SGB is applied to the control unit 12. At this time, when either one of the output signals of the OR gates OR1 and OR2 and the output signals of the comparators 4d and 4f is output as the low L signal, the start is performed. The bar signals SGB1 and SGB2 are not output, and the start bar signals SGB1 and SGB2 are selected through the oragate OR3.

이와같은 방법으로 제7도의 (a)와 같은 시작바검출부(4)에 의하여 시작바신호(SGB)가 검출되면 컨트롤부(12)는 어드레스시작바신호(ASGB1)(ASGB2)를 기본 모듈발생부(5)에 구성된 각 버퍼(5a-5d)의 칩 인에이블단자(OC)에 인가시켜 인에이블시키게 되는데 이때 시작바검출부(4)로 부터 시작바신호(SGB1)가 검출되면 컨트롤부(12)는 어드레스시작바신호(ASGB1)를 버퍼(5a)(5b)의 칩인에이블단자(OC)에 인가시켜 인에이블시키게 되고, 이에 따라 카운터부(3)의 토글신호(CTb)(CTc)가 버퍼(5a)(5b)에서 버퍼링되고, 승산 및 가산기(5e)에서 승산 및 가산되어 기본모듈(4MOD)(6MOD)(8MOD)(10MOD)가 발생되고, 반대로 시작바검출부(4)의 시작바신호(SGB1)가 검출되면 버퍼(5c)(5d)를 인에이블시켜 카운터부(3)의 토글신호(CTa)(CTd)를 버퍼링하고, 승산 및 가산기(5e)를 통해 기본모듈(4MOD)(6MOD)(8MOD)(10MOD)을 케렉터 폭 비교부(6)에 인가하게 된다. 여기서 시작바검출부(4)에서 시작바신호(SGB1)가 발생되면 제7도의 (b) 내지 (d)와 같이 펄스발생부(2)의 토글신호(Ta)(Tb)(Tc)로 한개의 케렉터가 구성되고, 시작바신호(SGB2)가 발생되면 제7도의 (d)(e)(b)의 같은 펄스발생부(2)의 토글신호(Tc)(Td)(Ta)로 한개의 케렉터가 구성된다. 이때 시작바신호(SGB1)의 경우에는 제7도의 (d)와 같은 토글신호(Tc)가 끝났음을 알리는 임펄스신호(FTc)에 의해 한 케렉터가 끝났음을 알 수 있고, 그리고 한 케렉터의 길이는 카운터부(3)의 토글신호(CTa+CTc)로서 알 수 있게 된다.In this way, when the start bar signal SGB is detected by the start bar detection unit 4 as shown in FIG. 7A, the control unit 12 generates an address start bar signal ASGB1 and ASGB2 as the basic module generator. When the start bar signal SGB1 is detected from the start bar detection unit 4, the control unit 12 applies the chip enable terminal OC of each of the buffers 5a-5d configured in (5). The address start bar signal ASGB1 is applied to the chip enable terminal OC of the buffers 5a and 5b to enable the toggle signal CTb and the CTc of the counter section 3. Buffered at 5a) and 5b, and multiplied and added at multiplier 5e to generate basic module 4MOD, 6MOD, 8MOD and 10MOD, on the contrary, start bar signal of start bar detector 4 When SGB1) is detected, the buffers 5c and 5d are enabled to buffer the toggle signals CTa and CTd of the counter unit 3, and the base module 4MOD and 6MOD through the multiplier and adder 5e. (8 MOD) (10 MOD) Cake is applied to the collector width comparison unit (6). When the start bar signal SGB1 is generated in the start bar detector 4, one of the toggle signals Ta, Tb, and Tc of the pulse generator 2 is used as shown in FIGS. When the collector is configured and the start bar signal SGB2 is generated, one of the toggle signals Tc (Td) (Ta) of the same pulse generator 2 shown in (d) (e) (b) of FIG. The collector is configured. At this time, in the case of the start bar signal SGB1, it is known that one collector is finished by the impulse signal FTc indicating that the toggle signal Tc as shown in (d) of FIG. 7 is finished, and the length of one collector Can be known as the toggle signal CTa + CTc of the counter section 3.

또한 시작바신호(SGB2)의 경우에는 제7도의 (b)와 같은 토글신호(Ta)가 끝났음을 알리는 임펄스신호(FTa)에 의해 한 케렉터가 끝났음을 알 수 있고 한 케렉터의 길이는 카운터부(3)의 토글신호(CTc+CTa)로써 알 수 있다.In addition, in the case of the start bar signal SGB2, the impulse signal FTa indicating the end of the toggle signal Ta as shown in (b) of FIG. 7 indicates that one collector is finished, and the length of one collector is a counter. This can be seen as the toggle signal CTc + CTa of the negative unit 3.

이와같이 컨트롤부(12)가 시작바검출부(4)의 시작바신호(SGB)를 검출하여 한 케렉터가 끝났으면 케렉터신호(CHAR)를 케렉터 폭 비교부(6)에 구성된 버퍼(6a)(6b)의 각 칩인에이블 단자(OC)에 인가시켜 인에이블시킨다. 이에따라 상기 버퍼(6a)(6b)는 카운터부(3)로 부터 출력된 토글신호(CTa)(CTc)를 버퍼링하고, 가산기(6c)에서 CTa+CTc로 가산시켜 각각의 비교기(6d)(6e)의 입력단자(Q)(P)에 인가하게 된다. 이때 상기 기본모듈 발생부(5)에서 출력된 기본모듈(6MOD)(8MOD)이 비교기(6d)(6e)의 입력단자(P)(Q)에 인가하게 되면 비교기(6d)는 가산기(6c)로 부터 출력된 케렉터신호의 모듈과 기본모듈, 발생부(5)로 부터 출력된 기본모듈(6MOD)를 비교하여 케렉터신호의 모듈이 크면 하이신호를 출력하고, 또한 비교기(6e)는 가산기(6c)의 케렉터신호의 모듈과 기본모듈(8MOD)을 비교하여 기본모듈(8MOD)이 크면 하이(H)신호를 출력한다. 즉, 케렉터폭 비교부(6)의 가산기(6c)로 부터 출력된 한 케렉터 길이의 토글신호(CTa+CTc)는 정상적으로 7모듈이 되어 비교기(6d)(6e)에서 기본모듈(6MOD)(8MOD)과 기본모듈(8MOD)사이에 있으면 케렉터로 간주하여 앤드게이트(AND3)를 통해 케렉터폭비교신호(CCW)를 컨트롤부(12)에 인가하게 되고, 중간바검출부(7)는 제7도의 (a)와 같이 중간바 구간(T4)인 ø, 1, ø, 1, ø를 검출하게 되는데 이때 시작바검출부(4)에서 시작바신호(SGB1)가 검출될 경우 컨트롤부(12)는 상기 중간바검출부(7)에 구성된 버퍼(7b)의 칩인에이블단자(OC)에 임펄스신호(FTc)를 출력하여 인에이블시킴과 아울러 오아게이트(OR4)를 통해 버퍼(7a)(7c)를 칩인에이블시킴으로써 카운터부(3)의 토글신호(CTa)(CTb)(CTc)가 상기 버퍼(7a)(7b)(7c)를 통해 버퍼링되어 출력되고, 반대로 시작바신호(SGB2)가 검출될 경우 컨트롤부(12)는 임펄스신호(FTa)를 출력하여 중간바검출부(7)의 버퍼(7a)(7c)(7d)를 칩인에이블시켜 카운터부(3)의 토글신호(CTa)(CTc)(CTd)를 버퍼링하여 출력하게 되고, 이 토글신호(CTa-CTd)는 각각의 비교기(7e-7h)에서 비교되어 그 비교된 토글신호(CTa-CTd)가 같으면 즉, 시작바신호(SGB1)가 검출될 경우 CTa=CTb=CTc이고, 시작바신호(SGB2)가 검출될 경우 CTc=CTd=CTa가 되면 하이(H)신호를 출력하게 되고, 이 신호는 각 앤드게이트(AND4)(AND5)에 앤드화되고, 오아게이트(OR5)에서 오아링된 후 중간바(ø1ø1ø)가 검출되었다는 신호인 중간바신호(CGB)를 컨트롤부(12) 및 펄스발생부(2)에 인가하게 된다. 따라서 상기 펄스발생부(2)는 중간바검출부(7)로 부터 출력된 중간바신호(CGB)에 의해 제7도의 (b) 내지 (e)와 같은 왼쪽의 바코드를 제8도의 (b) 내지 (e)와 같이 반전된 오른쪽 바코드 신호를 출력하게 되고, 전술과 같은 방식으로 바코드의 오른쪽 케렉터들의 여부를 검출한다. 이후 일련의 케렉터들이 끝나면 끝바검출부(8)는 제6, 7도와 같이 끝바 구간인 끝바(1, ø, 1)가 카운터부(3)로 부터 입력되는지를 체크하게 되는데, 이때 카운터부(3)에서 출력된 끝바신호인 토글신호(CTa)(CTb), (CTc)(CTd)를 비교기(8c)(8e)에서 비교하여 같으면 하이(H)신호를 출력하게 되고, 또한 끝바검출부(8)의 승산기(8a)(8b)를 통하여 4배로 승산된 토글신호(CTb)(TCd) 및 카운터부(3)의 토글신호(CTd)(CTa)를 비교기(8d)(8e)에서 비교하여 4배로 승산된 토글신호(CTb)(CTd )가 크거나 같으면 하이신호(H)를 오아게이트(OR6)(OR7)를 타측에 비교기(8c)(8e)의 출력신호가 인가되는 앤드게이트(AND6)(AND7)의 일측 입력에 인가하게 된다. 이때 시작바검출부(4)에서 시작바신호(SGB1)가 검출되면 앤드게이트(AND6)에서 토글신호(CTa-CTc)로 구성된 끝바가 출력되고, 시작바신호(SGB2)가 검출되면 앤드게이트(AND7)에서 토글신호(CTc, CTd, CTa)로 구성된 끝바가 출력된다. 상기에서 시작바신호(SGB1)가 검출되었을 경우 펄스발생부(2)의 토글신호(Ta)(Tb)는 1ø1의 2모듈씩을 차지하게 되고, 카운터부(3)에서는 같은 값으로 카운트하여 토글신호(CTa=CTb)가 된다. 여기서 토글신호(CTc)의 경우는 제6도와 같이 왼쪽마진(LM)을 포함하고 있어 최소한 8모듈이상의 길이를 가지고 있어야 한다.In this way, when the control unit 12 detects the start bar signal SGB of the start bar detection unit 4 and finishes one collector, the control unit 12 converts the collector signal CHAR into the buffer width comparison unit 6. Each chip enable terminal OC of 6b is applied to enable it. Accordingly, the buffers 6a and 6b buffer the toggle signals CTa and CTc outputted from the counter unit 3, and add each of the comparators 6d and 6e by adding them from the adder 6c to CTa + CTc. ) Is applied to the input terminals Q and P. At this time, when the basic module 6MOD (8MOD) output from the basic module generator 5 is applied to the input terminal P (Q) of the comparators 6d and 6e, the comparator 6d is an adder 6c. Compares the module of the collector signal outputted from the base module and the base module (6MOD) outputted from the generator 5, and outputs a high signal when the module of the collector signal is large, and the comparator 6e adds The module of the collector signal of (6c) is compared with the base module 8MOD, and if the base module 8MOD is large, a high (H) signal is output. That is, the toggle signal CTa + CTc of one length of collector outputted from the adder 6c of the collector width comparator 6 is normally 7 modules, and the base module 6MOD in the comparators 6d and 6e. If it is between 8MOD and the basic module 8MOD, it is regarded as a collector and applies the collector width comparison signal CCW to the control unit 12 through the AND gate AND3, and the middle bar detection unit 7 As shown in (a) of FIG. 7, ø, 1, ø, 1, and ø, which are intermediate bar sections T4, are detected. When the start bar signal SGB1 is detected by the start bar detector 4, the control unit 12 is detected. ) Outputs an impulse signal FTc to the chip enable terminal OC of the buffer 7b of the buffer bar 7b configured in the intermediate bar detection unit 7 and enables the buffer bar 7a and 7c through the OR gate OR4. Chip enabled enables the toggle signal CTa (CTb) (CTc) of the counter section 3 to be buffered and output through the buffers 7a, 7b, 7c, and conversely, the start bar signal SGB2 can be detected. If control 12 outputs an impulse signal FTa and chip-enables the buffers 7a, 7c, and 7d of the intermediate bar detection unit 7 to toggle signals CTa (CTc) and CTd of the counter unit 3. The toggle signals CTa-CTd are compared in each of the comparators 7e-7h so that the compared toggle signals CTa-CTd are equal, that is, the start bar signal SGB1 is detected. When CTa = CTb = CTc and the start bar signal SGB2 is detected, when CTc = CTd = CTa, a high (H) signal is output, and this signal is ANDed to each AND gate AND4 (AND5). Then, the middle bar signal CGB, which is a signal that the middle bar ø1ø1ø has been detected after being ringed at the OR gate OR5, is applied to the control unit 12 and the pulse generator 2. Accordingly, the pulse generator 2 uses the intermediate bar signal CGB output from the intermediate bar detector 7 to display the bar code on the left side as shown in FIGS. As shown in (e), the inverted right barcode signal is output, and the presence or absence of right barcoders of the barcode is detected in the same manner as described above. After the series of collectors are finished, the end bar detection unit 8 checks whether the end bars 1, ø, 1, which are end bar sections, are input from the counter unit 3 as shown in FIGS. 6 and 7, wherein the counter unit 3 Toggle signals CTa (CTb) and (CTc) (CTd), which are the end bar signals outputted from the same, are compared in the comparators 8c and 8e, and if the same are output, a high (H) signal is outputted. Toggle signal CTb (TCd) multiplied by 4 times through multipliers 8a and 8b of and toggle signal CTd (CTa) of counter 3 are compared by 4 times in comparators 8d and 8e. When the multiplied toggle signal CTb (CTd) is equal to or greater than, the high signal H is used as the OR gate AND6 (OR6) which is applied with the output signal of the comparators 8c and 8e to the other side. To one side input of AND7). At this time, when the start bar signal SGB1 is detected by the start bar detector 4, an end bar including the toggle signal CTa-CTc is output from the AND gate AND6, and when the start bar signal SGB2 is detected, the AND gate AND7 is detected. ), The end bar composed of the toggle signals CTc, CTd, and CTa is output. When the start bar signal SGB1 is detected, the toggle signal Ta (Tb) of the pulse generator 2 occupies two modules of 1 ø1, and the counter unit 3 counts the same value and toggles the signal. (CTa = CTb). In this case, the toggle signal CTc includes the left margin LM as shown in FIG. 6 and should have a length of at least 8 modules.

따라서 상기 승산기(8a)를 통한 토글신호(CTb)는 토글신호(CTc)보다 작거나 같아야 하며, 즉 4CTb85CTc가 되어야 한다. 이런 2가지 조건이 만족되면 상기 끝바검출부(8)의 오아게이트(OR8)에서 끝바신호(EGB)가 출력되어 컨트롤부(12)에 인가된다. 반대로, 시작바신호(SGB2)가 검출되었을 경우 펄스발생부(2)의 토글신호(Tc)(Td)는 1ø1의 2모듈씩을 차지하게 되고, 카운터부(3)에서는 같은 값으로 카운트하여 토글신호(CTc=CTd), 즉 4CTd≤CTa가 만족되면 오아게이트(OR8)에서 끝바가 끝났음을 알리는 끝바신호(EGB)가 출력되어 컨트롤부(12)에 인가된다.Therefore, the toggle signal CTb through the multiplier 8a must be smaller than or equal to the toggle signal CTc, that is, 4CTb85CTc. When these two conditions are satisfied, the end bar signal EGB is output from the oragate OR8 of the end bar detection unit 8 and applied to the control unit 12. On the contrary, when the start bar signal SGB2 is detected, the toggle signal Tc (Td) of the pulse generating unit 2 occupies two modules of 1? 1, and the counter unit 3 counts the same value and toggles the signal. When (CTc = CTd), that is, 4CTd ≦ CTa, an end bar signal EGB indicating that the end bar is finished at the OR gate OR8 is output to the control unit 12.

그런데 바코드의 인접한 스페이스와 바를 합한 모듈의 카운트값인 토글신호(Ta)(Tc)와, 바의 스페이스를 합한 모듈의 카운트값인 토글신호(Tb)(Tc)가 바코드검출부(1)로 부터 잘못 검출되어 즉, 바코드검출부(1)로 검출된 바코드 신호가 바코드자체에서의 프린트잘못이나 기타의 이유로 에러를 포함할 수 있다. 이 에러를 줄이기 위해 바코드의 에지(edge)마다 토글되는 신호인 토글신호(Ta)(Tb)(Tc)(Td)를 이용하여 제5도와 같이 케렉터를 구분하면 케렉터 1과 7, 2와 8은 같은 케렉터로 인식된다. 이 2종류의 유사 케렉터중 1과 7의 케렉터를 살펴보면 제9도 및 제10도의 (a) 내지 (d)와 같은 케렉터로 처리된다. 그러나, 제8도 및 제9도의 (a)와 같이 구간(T11)(T12)의 경우에서 케렉터 “1”은 2개의 모듈이고, 케렉터 “7”은 1개의 모듈로 이루어져 있다. 케렉터 “2”와 “8”의 경우에 있어서도 케렉터 “2”는 2개의 모듈이고, 케렉터 “8”은 1개의 모듈로 이루어져 있다.However, the toggle signal Ta (Tc), which is the count value of the module in which the bar space and the bar are combined, and the toggle signal Tb (Tc), which is the count value of the module in which the bar space is added, are incorrect from the barcode detection unit 1. The barcode signal that is detected, i.e., detected by the barcode detection unit 1, may contain an error due to a misprint on the barcode itself or for other reasons. To reduce this error, the collectors 1, 7, 2, and 2 are separated by using toggle signals Ta, Tb, Tc, and Td, which are signals toggled at each edge of the barcode. 8 is recognized as the same collector. Looking at the collectors 1 and 7 of these two types of similar collectors, they are treated with the collectors shown in Figs. 9 and 10 (a) to (d). However, in the case of the sections T11 and T12 as shown in FIGS. 8 and 9 (a), the collector 1 is composed of two modules, and the collector 7 is composed of one module. In the case of the collectors "2" and "8", the collector "2" consists of two modules, and the collector "8" consists of one module.

따라서 상기 구간(T11)(T12)의 차이를 이용하면 유사 케렉터를 구별할 수 있게 된다.Accordingly, similar difference collectors can be distinguished by using the difference between the sections T11 and T12.

즉 제3도에서와 같이 컨트롤부(12)는 시작바신호(SGB1)가 검출되면 제9도 및 제10도의 구간(T11)(T12)동안 어드레스 인에이블신호(AN1)를 유사케렉터판별부(9)에 출력하게 되고, 시작바신호(SGB2)가 검출되면 구간(T11)(T12)동안 어드레스 인에이블신호(AN2)를 출력하여 카운터(9a)(9b)를 인에이블 시키게 된다. 따라서 유사케렉터판별부(9)에 구성된 카운터(9a)(9b)는 컨트롤부(12)의 어드레스 인에이블신호(AN1)(AN2)동안 카운터부(3)로 출력되는 케렉터의 구간(T11)(T12)간격을 카운트하면 구간(T11)은 2모듈값을 갖게 되고, 구간(T12)은 1모듈값을 갖게 된다. 상기 카운터(9a)(6b)로 출력된 1모듈 또는 2모듈값을 각 시작바신호(SGB1)(SGB2)에 따라 승산기(9d)(9e)에서 승산시켜 각각 2모듈과 4모듈값을 비교기(9f)의 입력단자(P)에 인가시킨다. 이때 기본모듈발생부(5)에서 기본모듈(6MOD)이 출력되어 제산기(9c)를 통한 후 1/2로 제산되어 상기 비교기(9f)의 입력단자(Q)에 인가되므로 그 비교기(9f)는 승산기(9d)(9e)를 통한 2모듈, 4모듈과 제산기(9c)를 통한 3모듈로 비교하여 3모듈값보다 크면 유사케렉터의 “1”과 “7”, “2”와 “8”에서 “1” 또는 “2”가 되고 3모듈 값보다 작으면 케렉터 “7” 또는 “8”이 되어 플립플롭(9g)을 통해 유사케렉터 판별신호(VAMB)를 입, 출력 메모리부(14)에 인가하게 된다. 또한 전체 케렉터 체크부(10)는 상기 카운터부(3)의 카운트가 끝날때마다 카운터를 증가시켜 중간바(ø1ø1ø)의 좌, 우측에 있는 같은 수의 케렉터가 카운터부(3)로 부터 감지되었는가를 확인하고 그렇지 않으면 그 결과를 컨트롤부(12)를 통해 에러체크부(13)에 인가하여 에러를 발생하게 되고, 패리티체크부(11)는 바코드가 카운터부(3)의 토글신호(CTa-CTd)가 중간바(ø1ø1ø)의 왼쪽부터 입력되는지 오른쪽부터 입력되는지를 판별하여 그 결과를 입출력 메모리부(14)로 인가하게 된다.That is, as shown in FIG. 3, when the start bar signal SGB1 is detected, the control unit 12 detects the address enable signal AN1 during the periods T11 and T12 of FIGS. 9 and 10. When the start bar signal SGB2 is detected, the address enable signal AN2 is output during the sections T11 and T12 to enable the counters 9a and 9b. Therefore, the counters 9a and 9b configured in the pseudo-collector discriminating unit 9 are the sections T11 of the collector output to the counter unit 3 during the address enable signal AN1 (AN2) of the control unit 12. When the interval T12 is counted, the interval T11 has two module values, and the interval T12 has one module value. The value of one module or two modules outputted to the counters 9a and 6b is multiplied by the multipliers 9d and 9e according to the respective start bar signals SGB1 and SGB2 to compare the values of the two modules and the four modules, respectively. To the input terminal P of 9f). At this time, the base module 6MOD is output from the base module generator 5, divided by 1/2 after being divided by the divider 9c, and applied to the input terminal Q of the comparator 9f. Is 2 modules, 4 modules through multipliers 9d and 9e, and 3 modules through dividers 9c. If the value is greater than 3 modules, the values of “1” and “7”, “2” and “ If it becomes “1” or “2” in 8 ”and smaller than 3 module value, it becomes collector“ 7 ”or“ 8 ”, and inputs the similar collector discrimination signal (VAMB) through flip-flop (9g). To (14). In addition, the total collector check unit 10 increments the counter each time the counter unit 3 finishes counting so that the same number of collectors on the left and right sides of the intermediate bar ø1ø1ø are removed from the counter unit 3. If it is detected, otherwise, the result is applied to the error check unit 13 through the control unit 12 to generate an error, and the parity check unit 11 has a barcode indicating a toggle signal (the counter unit 3). It is determined whether CTa-CTd is input from the left side or the right side of the middle bar ø1ø1ø, and the result is applied to the input / output memory unit 14.

즉 제3도에서와 같이 카운터부(3)에서 한개의 케렉터 신호인 토글신호(CTa-CTd)가 각각 가산기(11a)(11b)에 인가되면 그 가산기(11a)(11b)는 시작바검출부(4)의 시작바신호(SGB1)(SGB2)에 의해 인에이블되어 그 토글신호(CTa-CTd)를 가산하게 되고, 그 가산된 토글신호(CTa-CTd)는 각각의 비교기(11c-11f)에서 기본모듈발생부(5)로 부터 출력된 기본모듈(4MOD)(6MOD)(8MOD)(10MOD)과 비교되어 같으면 하이(H)신호가 오아게이트(OR9) 및 플립플롭(11g)을 통해 입출력메모리부(14)에 패리티판별신호(PRTY)를 출력하게 된다.That is, as shown in FIG. 3, when the toggle signal CTa-CTd, which is one collector signal, is applied to the adders 11a and 11b as shown in FIG. 3, the adders 11a and 11b are started bar detectors. Enabled by the start bar signals SGB1 and SGB2 of (4) to add the toggle signals CTa-CTd, and the added toggle signals CTa-CTd are the respective comparators 11c-11f. In comparison with the basic module 4MOD (6MOD) (8MOD) (10MOD) output from the basic module generator 5, the high (H) signal is input / output through the OR gate and the flip-flop (11g). The parity discrimination signal PRTY is output to the memory unit 14.

일예로, 바코드를 주사하는 방향에 있어서 좌측바코드는 왼쪽부터, 우측바코드는 오른쪽로 부터 스캔을 하게 되고, 여기서 케렉터의 “ø”의 경우 바코드의 인접한 바와 스페이스의 모듈합은 제5도와 같이 5, 3, 2이고, 케렉터(ø)에 대한 토글신호(CTa-CTd)는 제11도의 (b) 내지 (d)와 같다. 이때 카운터부(3)의 토글신호(CTa)(CTb)의 케렉터구간(T13)(T14)이 시작바검출부(4)의 시작바신호(SGB1)에 의해 인에이블되는 가산기(11a)에서 T13+T14로 가산되어 그 모듈의 갯수가 비교기(11c-11f)에서 기본모듈(4MOD)(6MOD)(8MOD)(10MOD)가 비교된 후 그 기본모듈중에서 한 모듈(여기서 8MOD와 같음)과 같으면 오아게이트(OR9) 및 플립플롭(11g)을 통해 짝수의 패리티판별신호(PRTY)를 입출력메모리부(14)에 출력하여 바코드의 왼쪽에서 부터 읽었다는 것을 알 수 있으며, 반대로 가산기(11a)에서 출력된 모듈과 기본모듈이 같지 않으면 홀수의 패리티판별신호(PRTY)를 입, 출력 메모리부(14)에 출력하여 바코드를 오른쪽에서 부터 읽었다는 것을 알 수 있고, 또한 시작바신호(SGB2)에 의해 토글신호(CTc)(CTd)도 상기와 같은 방법으로 가산기(11b)에서 가산되고, 비교기(11c-11f)에서 비교되어 짝수 및 홀수의 패리터 판별신호(PRTY)를 입, 출력 메모리부(14)에 인가하게 된다.For example, in the scanning direction of the barcode, the left barcode is scanned from the left and the right barcode is scanned from the right. In the case of “ø” of the collector, the module sum of the adjacent bar and the space of the barcode is 5 as shown in FIG. , 3 and 2, and the toggle signals CTa-CTd for the collector ø are the same as those in FIGS. 11 (b) to (d). At this time, the adder 11a in which the collector section T13 (T14) of the toggle signal CTa (CTb) of the counter section 3 is enabled by the start bar signal SGB1 of the start bar detector 4 is T13. If it is added to + T14 and the number of modules is equal to 4MOD (6MOD) (8MOD) (10MOD) in the comparator 11c-11f, then one of the modules (here is equal to 8MOD) It can be seen that the even parity discrimination signal PRTY is read from the left side of the barcode by the gate OR9 and the flip-flop 11g to the input / output memory unit 14, and on the contrary, it is output from the adder 11a. If the module and the base module are not the same, the odd parity discrimination signal PRTY is output to the input / output memory unit 14, indicating that the barcode has been read from the right side, and the toggle signal is generated by the start bar signal SGB2. (CTc) (CTd) is also added in the adder 11b and compared in the comparator 11c-11f in the same manner as described above. Even and odd parity determination signals PRTY are applied to the input and output memory units 14.

컨트롤부(12)에서는 시작바검출부(4)에서 시작바신호(SGB)를 받아 시스템을 제어하게 되고, 케렉터 폭 비교부(6)에서 케렉터 폭 비교신호(COW)를 받아 정당한 케렉터로 인정되면 패리터, 케렉터를 구성하는 토글신호(CTa-CTd)와, 한 케렉터의 총길이를 나타내는 케렉터의 데이타, 유사 케렉터를 판별할 수 있는 유사케렉터 판별신호(VAMB)를 입, 출력 메모리부(14)로 입력되게 제어를 하게 된다.The control unit 12 receives the start bar signal SGB from the start bar detection unit 4 to control the system, and receives the collector width comparison signal COW from the collector width comparison unit 6 to a valid collector. If accepted, input the toggle signal (CTa-CTd) constituting the parser, the collector, the data of the collector indicating the total length of one collector, and the similar collector discrimination signal (VAMB) for discriminating similar collectors. It is controlled to be input to the output memory unit 14.

이와같이 하여 끝바까지 끝나 정당한 바코드가 검출되면 컨트롤부(12)는 입, 출력 메모리부(14)에 저장된 데이타들을 마이크로 프로세서(15)로 출력하게 되고, 여기서 각각의 케렉터를 구성하는 토글신호(CTa-CTd)들을 케렉터로 변환시켜 체크디지트(Check Digit)까지 계산하게 된다. 이후 완벽한 데이타로 인정되면 인터페이스부(16)를 통해 호스트컴퓨터(17)로 출력한다.In this way, when a valid bar code is detected at the end, the control unit 12 outputs the data stored in the input / output memory unit 14 to the microprocessor 15, where the toggle signal CTa constituting each collector is included. The CTds are converted into a collector to calculate check digits. If it is recognized as complete data thereafter output to the host computer 17 through the interface unit 16.

이상에서 상세히 설명한 바와같이 본 발명은 델타 디스탄스 방식을 이용하여 잉크의 번짐으로 인한 에러를 줄일 수 있으며 부품수가 줄어들게 되면서도 고속으로 바코드를 스캔할 수 있는 효과가 있다.As described in detail above, the present invention can reduce errors due to bleeding of ink using a delta distans method, and has an effect of scanning a barcode at a high speed while reducing the number of parts.

Claims

In a barcode reading decoder system, a barcode detector 1 for converting an optical signal scattered from a barcode into a digital signal, and a collector as the digital signal of the barcode detector 1 changes from high to low and low to high A pulse generator (2) for separating the data constituting the data into a toggle signal, a counter (3) for counting the width of the toggle signal (T) of the pulse generator (2), and the cannutter unit (3). An output value of a start bar detector 4 for checking a start bar, which is a start signal of a bar code, from the output toggle signal and outputting a start bar signal, and a counter 3 for one module of the collector when the start bar signal is detected; The basic module generating unit (5) for making a basic module having a multiple of the value, and when one collector is input from the counter unit (3) is output from the basic module generating unit (5) and the basic module having a multiple Legitimate consisting of 7 modules If it is determined that the corrector is a valid collector, the middle bar signal is checked by checking the middle bar of the barcode from the collector width comparison unit 6 and the counter unit 3, which outputs a collector width comparison signal. An intermediate bar detection unit 7 for outputting to (2) and inverting the barcode signal, an end bar detection unit 8 for outputting a signal indicating that the barcode is finished by checking the end bar of the barcode from the counter unit 3; Similar to outputting the counter value of the module which combined the adjacent space and bar from the counter part 3 and the counter value of the module which combined the adjacent bar and face from the counter part 3 to the input / output memory part 14 in order to prevent an error in a collector recognition. A total collector check unit 10 for outputting a total collector signal by checking whether the same number of collectors are loaded from the counter discriminator 9 and the counter unit 3 on the left and right sides of the intermediate bar; Kerek of the counter section (3) Parity check unit 11 for outputting odd parity and even parity to input and output memory unit 14 by checking whether a bar code is input from the left and right sides of the middle bar, and the start bar detection unit 4 Checks the output from the selector width comparison section 6 and stores the outputs of the parity check section 11, the counter section 3, and the pseudo-collector discriminating section 9 in the input / output memory section 14, The output of the end bar detection unit 8 and the entire collector check unit 10 is checked and the data of the input and output memory units 14 are transmitted to the host computer 17 through the microprocessor 15 and the interface unit 16. And an error check unit 13 for checking an error by receiving the control unit 12 and the entire collector signal of the entire collector check unit 10 through the control unit 12. A barcode reading decoder system.

The counter bar detection unit (4) according to claim 1, wherein the start bar detection unit (4) is a toggle signal (CTb) (CTd) multiplied by a toggle signal (CTa) (CTc) and a multiplier (4a) 4b of the counter unit (3). ) And when the toggle signal CTa (CTc) is greater than or equal to the toggle signal CTb of the counter unit 3 and the comparators 4c and 4e outputting a high signal through the OR gate OR1 and OR2. Comparators 4d and 4f for outputting a high signal when the CTd and the toggle signals CTc and CTa are equal to each other, and the outputs of the comparators 4d and 4f and the OR gate OR1 and OR2. And an AND gate (AND1) (AND2) for outputting the start bar signal (SCB) through an oragate (OR3) by ANDing.

The base module generating unit (5) according to claim 1, wherein the base module generator (5) receives the address start bar signal (ASGB1) (ASGB2) from the control unit (12) when the start bar signals (SGB1) (SGB2) of the start bar detector (4) are detected. Multiplier and adder for multiplying and adding the buffers 5a-5d for receiving the toggle signals CTa-CTd of the counter unit 3 and the output signals of the buffers 5a-5d. A bar code reading decoder system, which is configured as 5e.

2. The buffer of claim 1, wherein the collector width comparison unit 6 buffers the toggle signals CTa and CTc of the counter unit 3 by the collector signals CHAR of the control unit 12, respectively. (6a) 6b, an adder 6c which adds and outputs toggle signals of the buffers 6a and 6b, an output signal of the adder 6c, and a basic module of the basic module generator 5; And a comparator (6d) (6e) for outputting a collector width comparison signal (COW) through the AND gate (AND3) after comparison.

The buffer bar of claim 1, wherein the middle bar detector 7 buffers each toggle signal CTa-CTd of the counter unit 3 by an impulse signal FTa-FTd of the pulse generator 2. -7d), the comparator 7e-7h for comparing the respective output signals of the buffers 7a-7d, and the output signal of the comparator 7e-7h and the middle bar through the oragate OR5. And a bar code reading decoder system configured as an AND gate (AND4) (AND5) for outputting a signal (CGB).

The end bar detection unit 8 compares the toggle signal CTc of the counter unit 3 with the toggle signals CTb and CTd of the multipliers 8a and 8b. When CTb) (CTd) is equal to or larger than that, the comparator 8d and 8f outputting a high signal through the OR gate OR6 and OR7 are compared with the toggle signal CTa-CTd of the counter unit 3. If the two signals are the same, the output signals of the comparators 8c and 8e for outputting the high signal and the comparators 8c and 8e and the OR gate OR6 and OR7 are determined by the start bar signals SGB1 and SGB2. And an AND gate (AND6) AND7 for outputting an end bar signal (EGB) through an oragate (OR8) through an AND.

The control unit 12 according to claim 1, wherein the pseudo-collector discriminating unit 9 generates a clock pulse CLK output from the counter unit 3 when a start bar signal SGB1 or SGB2 is detected. Counters 9a and 9b counted by the address enable signal of < RTI ID = 0.0 >), multipliers 9d < / RTI > 9e which multiply the output signals of the counters 9a and 9b by the start bar signal, and the multiplier The output signal of 9d) 9e is compared with the basic module of the basic module generator 5 through the divider 9c. If the basic module is large, the pseudo-collector discrimination signal VAMB is output through the flip-flop 9g. And a bar code reading decode system, comprising: a comparator 9f.

2. The adder (11a) (11b) according to claim 1, wherein the parity check unit (11) adds each toggle signal (CTa-CTd) of the counter unit (3) by the start bar signals (SGB1) (SGB2). And compares the output signal of the adders 11a and 11b and the basic module of the basic module generator 5 and equals the even parity signal through the ORA gate and the flip-flop 11g if the basic module is the same. And a comparator (11c-11f) for outputting an odd parity signal (PRTY).