Claims (7)
출력 절점에 반전 신호를 제공하기 위해 입력 신호를 반전시키는 입력 인버터, 상기 입력 신호와 동일한 레벨의 출력 신호를 제공하기 위해 상기 반전된 신호를 반전시키는 출력 인버터, 및 상기 입력 회로의 레벨과 반대되는 레벨로 상기 출력 절점의 전위를 래치시키기위한 래치회로를 포함하고, 상기 래치회로가 고정전위와 상기 출력 절점 사이에서 소스-드레인 경로에 의해 직렬로 접속된 동일 도전형의 2개의 MOS 트랜지스터를 포함하고, 상기 도전형을 노이즈가 상기 입력 회로내로 입력되는 타이밍에서 상기 입력 신호의 상기 레벨에 좌우되는 것을 특징으로 하는 입력 회로.An input inverter that inverts the input signal to provide an inverted signal to an output node, an output inverter that inverts the inverted signal to provide an output signal at the same level as the input signal, and a level opposite the level of the input circuit A latch circuit for latching the potential of the output node, the latch circuit comprising two MOS transistors of the same conductivity type connected in series by a source-drain path between a fixed potential and the output node, And the conductivity type depends on the level of the input signal at a timing at which noise is input into the input circuit.
제1항에 있어서, 상기2개의 MOS 트랜지스터는 상기 입력 신호가 상기 타이밍에서 로우인 경우에 P형이고, 상기 고정 전위는 Vcc전원이며, 상기 2개의 MOS 트랜지스터중 하나는 게이트에서 제어 신호 단자에 접속되고, 상기 2개의 MOS 트랜지스터중 나머지는 하나의 게이트에서 상기 출력 단자에 접속되는 것을 특징으로 하는 입력 회로.2. The device of claim 1, wherein the two MOS transistors are P-type when the input signal is low at the timing, the fixed potential is a Vcc power source, and one of the two MOS transistors is connected to a control signal terminal at a gate. And the remaining of the two MOS transistors is connected to the output terminal at one gate.
제1항에 있어서, 상기 2개의 MOS 트랜지스터는 상기 입력 신호가 상기 타이밍에서 하이인 경우에 n-형이고, 상기 고정전위는 접지 전위이며, 상기2개의 MOS 트랜지스터중 하나는 게이트에서 제어 신호 단자에 접속되고, 상기 2개의 MOS 트랜지스터중 나머지 하나는 게이트에서 상기 출력 단자에 접속되는 것을 특징으로 하는 입력 회로.2. The device of claim 1, wherein the two MOS transistors are n-type when the input signal is high at the timing, the fixed potential is ground potential, and one of the two MOS transistors is at a gate to a control signal terminal. An input circuit, the other of said two MOS transistors being connected to said output terminal at a gate.
로우 레벨의 입력 신호에 따라 출력 신호를 발생시키기 위한 수단, 및 노이즈가 발생하는 타이밍에서 제공되는 제어 신호 따라 적절한 레벨로 상기 출력 신호의 레벨을 래치시키기 위한 래치 회로를 포함하는 것을 특징으로 하는 입력 회로.Means for generating an output signal in accordance with a low level input signal, and a latch circuit for latching the level of the output signal to an appropriate level in accordance with a control signal provided at a timing at which noise occurs .
제4항에 있어서, 상기 출력 신호 발생 수단이 상기 출력 신호를 로우로 발생하도록 상기 입력 신호의 레벨을 반전시키기 위한 제1인버터 회로 및 상기 제1인버터 회로로부터 제공되는 신호의 레벨을 반전시키기 위한 제2인버터 회로를 포함하고, 상기 래치회로가 소스에서 전원에, 게이트에서 상기 제2인버터 회로의 출력에 접속된 제1p-MOS 트랜지스터, 및 게이트에서 로우 레벨의 상기 제어 신호가 제공되는 단자에, 소스에서 상기 제1p-MOS 트랜지스터의 드레인에, 드레인에서 상기 제1인버터 회로의 출력에 접속된 제2p-MOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 회로5. The apparatus of claim 4, further comprising: a first inverter circuit for inverting the level of the input signal such that the output signal generating means generates the output signal low and a level for inverting the level of the signal provided from the first inverter circuit. A first p-MOS transistor comprising a two inverter circuit, wherein the latch circuit is connected from a source to a power source, from a gate to an output of the second inverter circuit, and from a gate to a terminal provided with the low level control signal; And a second p-MOS transistor connected at the drain to the output of the first inverter circuit at the drain of the first p-MOS transistor.
하이 레벨인 입력 신호에 따라 출력 신호를 발생시키기 위한 수단, 및 노이즈가 발생하는 타이밍에서 제공되는 제어신호에 따라 상기 출력 신호의 레벨을 적절한 레벨로 래치시키기 위한 래치 회로를 포함하는 것을 특징으로 하는 입력 회로.Means for generating an output signal in accordance with an input signal that is at a high level, and a latch circuit for latching the level of the output signal to an appropriate level in accordance with a control signal provided at a timing at which noise occurs Circuit.
제6항에 있어서, 상기 출력 신호 발생 수단이 상기 출력 신호를 하이로 발생시키기 위해 상기 입력 신호의 레벨을 반전시키기 위한 제1인버터 회로 및 상기 제1인버터 회로로부터 제공되는 신호의 레벨을 반전시키기 위한 제2인버터 회로를 포함하고, 상기 래치회로가 소스에서 접지에, 게이트에서 상기 제2인버터 회로의 출력에 접속된 제1n-MOS 트랜지스터와, 게이트에서 하이 레벨인 상기 제어 신호가 제공되는 단자에, 소스에서 상기 제1n-MOS 트랜지스터의 드레인에, 드레인에서 상기 제1인버터 회로의 출력에 접속된 제2n-MOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 회로.7. The apparatus according to claim 6, wherein said output signal generating means is adapted to invert a level of a signal provided from said first inverter circuit and a first inverter circuit for inverting the level of said input signal to generate said output signal high. A first n-MOS transistor comprising a second inverter circuit, wherein the latch circuit is connected from a source to ground, from a gate to an output of the second inverter circuit, and at a terminal to which the control signal at a high level is provided; And a second n-MOS transistor connected at a source to a drain of the first n-MOS transistor and at a drain to an output of the first inverter circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.