KR930004908Y1 - Columm redundency decoder circuit - Google Patents

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Abstract

내용 없음.No content.

Description

컬럼 리던던시 디코더회로Column Redundancy Decoder Circuit

제1도는 종래의 컬럼 리던던시 디코더회로도.1 is a conventional column redundancy decoder circuit diagram.

제2도는 본 고안의 컬럼 리던던시 디코더회로도.2 is a column redundancy decoder circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

30 : 제1컬럼 리던던시 디코더 30A, 40A : 인버터30: first column redundancy decoder 30A, 40A: inverter

30B, 40B : 래치부 40 : 제2컬럼 리던던시 디코더30B, 40B: latch portion 40: second column redundancy decoder

PM21-PM23, PM31-PM33: 씨모스 NM21-NM29, NM31-NM39: 엔모스PM 21 -PM 23 , PM 31 -PM 33 : CMOS NM 21 -NM 29 , NM 31 -NM 39 : NMOS

본 고안은 컬럼 리던던시(Column Redundancy) 디코더회로에 관한 것으로 특히 첫번째 컬럼 리던던시 디코더에 의해 억세스된 메모리 셀 어레이에 문제가 있을경우 2번째 컬럼 리던던시 디코더의 재 수정된 셀 어레이 콘트롤 신호로 다시 억세스할 수 있게한 컬럼 리던던시 디코더회로에 관한 것이다.The present invention relates to a column redundancy decoder circuit. In particular, when there is a problem with a memory cell array accessed by the first column redundancy decoder, the present invention can be accessed again with the modified cell array control signal of the second column redundancy decoder. It relates to a column redundancy decoder circuit.

제1도는 수정(Repair)되는 컬럼블럭이 2개일경우를 예로한 종래의 컬럼 리던던시 디코더 회로도로서 이에도시한 바와 같이, 클럭신호 단자(CK)가 피모스(PM1)의 게이트 및 낸드게이트(ND1)의 일측 입력단자에 접속되고, 상기 피모스(PM1) 및 피모스(PM2)의 드레인이 상기 낸드게이트(ND1)의 타측입력단자에 공통접속됨과 아울러 그 접속점이 각각의 프로그램용 퓨즈(F1-F8)를 통해 게이트에 어드레스(AY0-AY8)가 각기 공급되는 엔모스(NM1-NM8)의 드레인에 각각 접속되며, 상기 피모스(PM2)의 게이트 및 낸드게이트(ND1)의 출력단자가 피모스(PM3)의 게이트 및 엔모스(NM9)의 게이트에 공통접속되고, 이들의 드레인 공통접속점이 셀 어레이 콘트롤단자(CS1)에 접속되어 첫번째 컬럼 리던던시 디코더(10)가 구성되고, 두번째 컬럼 리던던시 디코더(20)도 피모스(PM11-PM13), 엔모스(NM11-NM19) 및 낸드게이트(ND11)에 의해 상기 첫번째 컬럼 리던던시 디코더(10)와 같이 구성되는데, 여기서, 첫번째 및 두번째 컬럼 리던던시 디코더(10,20)에 포함된 피모스(PM1-PM3,PM11-PM13), 엔모스(NM1-NM9, NM11-NM19)의 소오스, 드레인은 전원단자(Vcc), 접지단자(Vss)에 각기 접속되며, 이와 같이 구성된 종래 디코더회로의 작용을 설명하면 다음과 같다.FIG. 1 is a diagram of a conventional column redundancy decoder circuit in which two column blocks are to be repaired. As shown in FIG. 1, the clock signal terminal CK has a gate and a NAND gate ND of the PMOS PM 1 . 1 ) is connected to the input terminal of one side, the drain of the PMOS (PM 1 ) and PMOS (PM 2 ) is commonly connected to the other input terminal of the NAND gate (ND 1 ) and the connection point for each program a fuse (F 1 -F 8) are respectively connected to the drain of the address (AY 0 -AY 8) are MOS (NM 1 -NM 8) yen are respectively supplied to the gate through the gate and the PMOS (PM 2) The output terminal of the NAND gate ND 1 is commonly connected to the gate of the PMOS PM 3 and the gate of the NMOS 9 , and the drain common connection point thereof is connected to the cell array control terminal CS 1 to form the first column. The redundancy decoder 10 is configured, and the second column redundancy decoder 20 is also coated. (PM 11 -PM 13 ), NMOS (NM 11 -NM 19 ) and NAND gate (ND 11 ) are configured as the first column redundancy decoder 10, where the first and second column redundancy decoders 10 are provided. The source and drain of the PMOS (PM 1 -PM 3 , PM 11 -PM 13 ) and NMOS (NM 1 -NM 9 , NM 11 -NM 19 ) included in ( 20 ) are the power terminal (Vcc) and the ground terminal. The operation of the conventional decoder circuit connected to each of (Vss) and configured as described above is as follows.

만약, 컬럼 리페어가 필요하지 않은 경우 프로그램용 퓨즈(F1-F8)를 절단하지 않고 단락된 상태로 놓아두게 되는데, 이때 풀 다운용 엔모스(NM1-NM8)에 의해 퓨즈(F1-F8)의 노드전하가 모두 방전되어 낸드게이트(ND1)의 타측입력단자가 저전위 상태로 클럭신호(CK)에 관계없이 그 낸드게이트(ND1)의 출력단자에 계속 고전위가 출력되고, 이에 의해 인버터회로(10A)에 계속적으로 저전위가 출력되어 이때는 제1컬럼 리던던시 디코더(10)로 리던던시 셀 어레이를 콘트롤하지 못하게 되고, 메인 컬럼디코더가 리던던시 셀 어레이를 콘트롤하게 된다.If the column repair is not necessary, the program fuses F 1 to F 8 are left short-circuited without being cut. In this case, the fuses F 1 by the pull-down enmos (NM 1 -NM 8 ) may be used. -F 8 ) All of the node charges are discharged, and the other input terminal of NAND gate ND 1 is low potential, and high potential is continuously output to the output terminal of NAND gate ND 1 regardless of clock signal CK. As a result, the low potential is continuously output to the inverter circuit 10A. At this time, the first column redundancy decoder 10 does not control the redundancy cell array, and the main column decoder controls the redundancy cell array.

그러나 컬럼 리페어가 필요한 경우, 상기 퓨즈(F1-F8)중에서 해당어드레스의 퓨즈를 절단하면 어드레스(AY6-AY8)가 상기 엔모스(NM1-NM6)의 게이트에 제공될때 상기 퓨즈(F1-F8)의 노드전하가 방전되지 않아 상기 낸드게이트(ND1)의 타측입력단자에 고전위가 공급되므로 클럭신호(CK)에 의해 낸드게이트(ND1)의 출력신호가 설정되고, 이는 인버터회로(10A)를 통해 제1셀어레이콘트롤신호(CS1)로 공급되어 해당 리던던시 셀어레이가 억세스된다.However, when a column repair is required, when the fuse of the corresponding address is cut out of the fuses F 1 -F 8 , when the addresses AY 6 -AY 8 are provided to the gates of the NMOS 1 -NM 6 , the fuses (F 1 -F 8) of the node charge has not been discharging the NAND gate (ND 1) of the other input terminal is supplied to the high potential, so a clock signal (CK) and set the output signal of the NAND gate (ND 1) to This is supplied to the first cell array control signal CS 1 through the inverter circuit 10A so that the corresponding redundancy cell array is accessed.

그런데, 상기 제어신호(CS1)에 의해 억세스되는 리던던시 셀에페일(Fail)이 있고, 제2컬럼 리던던시 디코더(20)를 사용하지 않을 경우 2컬럼 리던던시 디코더(20)를 이용하여 셀어레이제어신호(CS2)를 출력하게 되면, 제1컬럼 리던던시 디코더(10)와 제2컬럼리던던시 디코더(20)가 동시에 동작하기 때문에 데이타간의 충동현상이 야기되어 실질적으로 제2컬럼 리던던시 디코더(20)를 사용하지 못하게 된다.By the way, when there is a fail in the redundant cell accessed by the control signal CS 1 and the second column redundancy decoder 20 is not used, the cell array control signal using the two column redundancy decoder 20 is used. When outputting (CS 2 ), since the first column redundancy decoder 10 and the second column redundancy decoder 20 operate at the same time, impulse phenomena occur between the data, thereby substantially using the second column redundancy decoder 20. You won't be able to.

이와 같이 종래의 컬럼 리던던시 디코더회로에 있어서는 리페어한셀에 문제가 발생될 경우 다른 컬럼 리던던시 디코더 회로를 이용하여 억세스할 수 없게되는 문제점이 있었다.As described above, in the conventional column redundancy decoder circuit, when a problem occurs in the repaired cell, there is a problem in that it cannot be accessed using another column redundancy decoder circuit.

본 고안은 이와 같은 문제점을 해결하기 위하여 첫번째 컬럼 리던던시 디코더로 억세스한 어레이 셀에 하자가 있더라도 다른 컬럼 리던던시 디코더를 이용하여 2번째 셀 어레이를 억세스할 수 있게 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve such a problem, the present invention is designed to access a second cell array using another column redundancy decoder even if there is a defect in an array cell accessed by the first column redundancy decoder. do.

제2도는 본 고안의 컬럼 리던던시 디코더 회로도로서 이에 도시한 바와 같이, 클럭신호단자(CK)를 피코스(PM21)의 일측입력 단자에 공통접속하고 상기 피모스(PM21) 및 피모스(PM22)의 드레인을 상기 낸드게이트(ND21)의 타측입력단자에 공통접속함과 아울러 그 접속점을 각각의 프로그램용 퓨즈(F21-F28)를 통해 게이트에 어드레스(AY0-AY7)가 각기 공급되는 엔모스(NM21-NM16)의 드레인에 각각 접속되며, 상기 낸드게이트(ND21)의 출력단자를 상기 피모스(PM22)의 게이트에 접속함과 아울러 그 접속점을 소오스에 퓨즈(FR1)가 접속된 피모스(PM23)의 게이트 및 엔모스(NM29)의 게이트에 공통접속하고, 상기 피모스(PM23) 및 엔모스(PM29)의 드레인 공통접속점을 인버터(I21)를 통해 그 인버터(I21)의 출력단자를 인버터(I22)를 통해 자신의 입력단자에 접속함과 아울러, 인버터(I23)를 통해서는 셀 어레이제어단자(CS1)에 접속하여 제1컬럼 리던던시 디코더(30)를 구성하고, 제2컬럼 리던던시 디코더(40)도 그 제1컬럼 리던던시 디코더(30)와 같이 구성하였으며, 여기서 제1, 2 리던던시 디코더(30,40)에 포함된 피모스(PM21-PM23)(PM31-PM33), 엔모스(NM21-NM29, NM31-NM39)의 소오스, 드레인은 전원단자(Vcc), 접지단자(Vss)에 각기 접속되며, 이와같이 구성된 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.A second turn, the clock signal terminal (CK) of the blood courses (PM 21) connected in common to one side input terminal and the PMOS (PM 21) and PMOS (PM of, as shown In a column redundancy decoder circuit diagram of the subject innovation 22) the address (AY 0 -AY 7) a common junction box as well as the connection point of the drain to the other input terminal of the NAND gate (ND 21) to the gate via the respective programs fuses (F 21 -F 28) for the a Respectively connected to the drains of the supplied NMOS 21 -NM 16 , the output terminal of the NAND gate ND 21 is connected to the gate of the PMOS PM 22 , and the connection point is fused to the source. (FR 1 ) is connected to the gate of the PMOS (PM 23 ) and the gate of the NMOS ( 29 ) in common, and the common drain point of the PMOS (PM 23 ) and NMOS (PM 29 ) connected to the inverter ( I 21) that contact an output terminal of the inverter (I 21) to its input terminal through an inverter (I 22) via Also and at the same time, an inverter (I 23) for through the cell array control terminal (CS 1), the first column redundancy decoder 30 configuration, and the second column redundancy decoder 40 is also the first column redundancy decoders to be connected to the (30), wherein PMOS (PM 21 -PM 23 ) (PM 31 -PM 33 ) included in the first and second redundancy decoders (30, 40), NMOS (NM 21 -NM 29 , NM 31 -NM 39 ), the source and the drain are respectively connected to the power supply terminal (Vcc), the ground terminal (Vss), the operation and effect of the present invention configured as described in detail as follows.

컬럼 리페어가 필요한 경우 프로그램을 퓨즈(F21-F28)중에서 해당 어드레스의 퓨즈를 절단하고, 어드레스(AY0-AY7)를 해당 엔모스(NM21-NM28)의 게이트에 각기 공급하면, 상기 퓨즈(F21-F28)의 노드에기 충전된 전하가 방전되지 못하여 낸드게이트(ND21)의 타측입력단자에 계속적으로 고전위가 공급되므로 이때 상기 낸드게이트(ND21)의 일측입력단자에 공급되는 클럭신호(CK)에 의해 설정되는 상기 낸드게이트(ND21)의 저전위 출력신호가 인버터(30A)를 통해 반전된 후 래치부(30B)에서 래치되고, 이는 다시 버퍼용 인버터(I23)을 통해 고전위의 제1셀어레이콘트롤 신호(CS1)로 출력되며, 이 셀어레이 콘트롤신호(CS1)에 의해 메모리의 해당 컬럼이 억세스된다.If column repair is required, the program cuts the fuse of the corresponding address among the fuses (F 21 -F 28 ), and supplies the addresses (AY 0 -AY 7 ) to the gates of the corresponding NMOSs (NM 21 -NM 28 ), respectively. the fuse (F 21 -F 28), so continuing to the high potential is supplied to the other input terminal of the charge is not discharged mothayeo NAND gate (ND 21) filled with a node in a group wherein one input terminal of the NAND gate (ND 21) The low potential output signal of the NAND gate ND 21 set by the clock signal CK supplied to is inverted through the inverter 30A and then latched in the latch unit 30B, which is again buffered inverter I 23 is output as the high potential first cell array control signal CS 1 , and the corresponding column of the memory is accessed by the cell array control signal CS 1 .

그런데, 상기 제1셀어레이 콘트롤 신호(CS1)에 의해 억세스되는 메모리의 해당 컬럼 셀 어레이에 이상이 있을 경우 퓨즈(FR1)를 절단하면, 상기 클럭신호(CK)가 저전위로 공급되는 순간 상기 낸드게이트(ND21)에 고전위가 출력됨에 따라 엔모스(NM29)가 온되어 인버터(30A)에 저전위가 출력되고, 이후, 클럭신호(CK)가 고전위로 되어 상기 낸드게이트(ND21)에 저전위가 출력되더라도 상기 피모스(PM23)의 소오스에 전원단자전압(Vcc)이 공급되지 않으므로 상기 인버터(30A)에 계속 저전위가 출력되고, 이는 래치부(30B)에 래치되어 결국, 제1컬럼 리던던시 디코더(30)에 계속 저전위의 제1셀 어레이신호(CS1)가 출력되어 그가 디스에이블 상태에 놓이게 되고, 이로 인하여 리던던시 셀 어레이를 억세스하지 못하게 된다.However, when the fuse FR 1 is disconnected when there is an error in the corresponding column cell array of the memory accessed by the first cell array control signal CS 1 , the instant the clock signal CK is supplied at a low potential NAND gate (ND 21) is a high potential is output NMOS (NM 29) as on and the low potential is output to the drive (30A) for, after the clock signal (CK) is to the high potential the NAND gate (ND 21 Even if a low potential is output to the power supply terminal voltage (Vcc) is not supplied to the source of the PMOS (PM 23 ), the low potential is continuously output to the inverter 30A, which is latched by the latch unit 30B and eventually The low-potential first cell array signal CS 1 is continuously output to the first column redundancy decoder 30 so that it is in a disabled state, thereby preventing access to the redundancy cell array.

이와같은 상태에서 제2컬럼 리던던시 디코더(40)로 상기 제1컬럼 리던던시 디코더(30)를 대치하기 위해 프로그램을 프로그램용 퓨즈(F31-F38)중 해당 어드레스의 퓨즈를 절단하고 어드레스(AY0-AY7)를 해당 엔모스(NM31-NM38)의 게이트에 공급하면 상기 제1컬럼 리던던시 디코더(30)에서와 같이 상기 퓨즈(F31-F38)의 노드전하가 방전되지 못하여 낸드게이트(ND31)의 일측입력단자에 계속적으로 고전위가 공급되고, 이때 상기 클럭신호(CK)에 의해 설정되는 상기 낸드게이트(ND31)의 출력신호가 피모스(PM33) 및 엔모스(NM39)로 구성된 인버터(40A)를 통해 반전된후 래치부(40B)에서 반래치되고, 다시 버퍼용 인버터(I33)를 통해 고전위의 제2셀 어레이 콘트롤신호(CS2)로 공급되어 2번째 셀 어레이를 억세스할 수 있게 된다.In this state, in order to replace the first column redundancy decoder 30 with the second column redundancy decoder 40, a program is cut and the fuse of the corresponding address among the program fuses F 31 -F 38 is removed . -AY 7) the yen when supplied to the gate of the MOS (NM 31 -NM 38) mothayeo not the node charge-discharge of the fuse (F 31 -F 38), as in the first redundancy column decoder 30. NAND gate A high potential is continuously supplied to one input terminal of ND 31 , and at this time, an output signal of the NAND gate ND 31 set by the clock signal CK is PMOS PM 33 and NMOS NM. Inverted through the inverter 40A composed of 39 ), it is half latched by the latch unit 40B, and is supplied to the second cell array control signal CS 2 having a high potential through the inverter I 33 for the buffer 2. The first cell array can be accessed.

이상에서 상세히 설명한 바와 같이 본 고안은 제1컬럼 리던던시 디코더로 억세스한 리던던시 셀 어레이에 이상이 있을경우 그 제1컬럼 리던던시 디코더를 디스에이블시키고 다른 컬럼 리던던시 디코더를 이용하여 해당 리던던시 셀 어레이를 억세스할 수 있게함으로써 리페어의 효율을 한층 향상시킬 수 있는 이점이 있다.As described in detail above, the present invention can disable the first column redundancy decoder and access the redundancy cell array using another column redundancy decoder when there is an error in the redundancy cell array accessed by the first column redundancy decoder. By doing so, there is an advantage that the efficiency of the repair can be further improved.

Claims (1)

컬럼시스템 콘트롤신호(CSCS1) 및 어드레스(AY0-AY8)를 낸드게이트(ND21) 및 인버터(30A)를 통해 셀 어레이콘트롤신호(CS)로 공급하는 컬럼리던던시 디코더회로에 있어서, 상기 인버터(30A)의 전원단자(Vcc)와 피모스(PM23)의 소오스 사이에 디스에이블용 퓨즈(FR1)를 접속함과 아울러 그 인버터(30A)의 출력단에 래치부 40B를 접속하여 구성된 것을 특징으로 하는 컬럼 리던던시 디코더회로.A column redundancy decoder circuit for supplying a column system control signal CSCS 1 and an address AY 0 -AY 8 to a cell array control signal CS through a NAND gate ND 21 and an inverter 30A. The disable fuse FR 1 is connected between the power supply terminal Vcc of the 30A and the source of the PMOS PM 23 , and the latch portion 40B is connected to the output terminal of the inverter 30A. A column redundancy decoder circuit.
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