KR930002754B1

KR930002754B1 - Frequency synthesis tuner

Info

Publication number: KR930002754B1
Application number: KR1019860008052A
Authority: KR
Inventors: 박만효
Original assignee: 주식회사 금성사; 구자학
Priority date: 1986-09-25
Filing date: 1986-09-25
Publication date: 1993-04-09
Also published as: KR880004699A

Abstract

The tuner circuit providing the accurate tuning voltage comprises a predivider (2) dividing the local oscillation signal (fosc) of a tuner (1), an amplifier (6) amplifying the output of the predivider, a clock generator (8) providing the clock signal with the reference frequency signal of a microprocessor (7), an AND gate (AND1) combining the outputs of the amplifier and the clock generator, a predivider (9) dividing the output of the AND gate, a tuning counter (12) comparing the output frequency of the predivider (9) and the selected frequency of the microprocessor, a tuning controller (13) providing the tuning control signal selectively to output taps (OUT1-3), and a tuning voltage output circuit (14) providing the controlled tuning voltage to the tuner (1).

Description

Frequency Tuning Tuning Circuit

제 1 도는 종래의 동조 튜너회로도.1 is a conventional tuned tuner circuit diagram.

제 2 도는 본 발명에 의한 동조 튜너회로도.2 is a tuner circuit diagram according to the present invention.

제 3 도는 제 2 도의 증폭기 및 튜닝전압출력부의 상세회로도.3 is a detailed circuit diagram of the amplifier and the tuning voltage output unit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 튜너부 2, 9 : 전치분주기1: Tuner part 2, 9: Pre-divider

3 : 키보드 4 : 프로그램용 분주기3: Keyboard 4: Divider for Program

5 : PLL 회로 6 : 증폭기5: PLL circuit 6: amplifier

7 : 마이크로프로세서 8 : 클럭발생기7: microprocessor 8: clock generator

10 : 레지스터 11 : 주파수버퍼10: register 11: frequency buffer

12 : 튜닝계수기 13 : 튜닝조정부12: tuning counter 13: tuning adjustment unit

14 : 튜닝전압출력부 OP₁, OP₂: 연산증폭기14: tuning voltage output unit OP ₁ , OP ₂ : operational amplifier

TR₁-TR₃: 트랜지스터 D₁-D₃: 다이오드TR ₁ -TR ₃ : Transistor D ₁ -D ₃ : Diode

R₁-R₁₈: 저항 C₁-C₈: 콘덴서R ₁ -R ₁₈ : Resistor C ₁ -C ₈ : Capacitor

AND₁: 앤드게이트AND ₁ : ANDGATE

본 발명은 오디오 시스템 및 텔레비젼 수상기 등의 기기에 있어서, 주파수 합성 방식을 이용하여 방송신호를 튜닝하는 동조튜너회로에 관한 것으로, 특히 마이크로 프로세서를 이용하여 튜닝전압을 발생시킴은 물론 정확히 선국할 수 있게 한 주파수 합성방식의 동조 튜너회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a tuning tuner circuit for tuning a broadcast signal using a frequency synthesizing method in an apparatus such as an audio system and a television receiver. In particular, a microprocessor can be used to generate a tuning voltage as well as to accurately tune. A tuner tuner circuit of a frequency synthesizing method is provided.

종래의 주파수 합성방식에 의한 동조 튜너회로는 제 1 도에 도시한 바와 같이, 입력되는 튜닝 전압에 따라 안테나(ANT)로 수신되는 방송신호에서 하나의 방송신호를 선택하는 튜너부(1)와, 상기 튜너부(1)에서 출력된 국부발진신호(fosc)를 분주하는 전치분주기(2)와, 키보드(3)에서 입력되는 신호에 따라 선국에 필요한 정보신호를 프로그래밍하여 분주하는 프로그램용 분주기(4)와, 상기 프로그램용 분주기(4)의 출력신호에 따라 상기 전치분주기(2)의 출력신호 및 수정발진자(X-tal)에 의한 발진신호를 비교하여 상기 튜너부(1)에 소정의 튜닝전압을 인가하는 PLL(Phase Locked Loop)회로(5)로 구성하였다.The conventional tuner circuit according to the frequency synthesizing method includes a tuner unit 1 for selecting one broadcast signal from a broadcast signal received by an antenna ANT according to an input tuning voltage as shown in FIG. A pre-divider 2 for dividing the local oscillation signal fosc output from the tuner unit 1, and a program divider for programming and dividing an information signal required for tuning according to a signal input from the keyboard 3; (4) and the output signal of the pre-divider (2) and the oscillation signal by the crystal oscillator (X-tal) in accordance with the output signal of the program divider (4) to the tuner unit (1). It consists of a PLL (Phase Locked Loop) circuit 5 which applies a predetermined tuning voltage.

이와 같이 구성된 종래의 동조 튜너회로는 키보드(3)를 통해 프로그램용분주기(4)에 방송신호 선국의 정보신호가 입력되면, 프로그램용분주기(4)는 그 입력된 정보신호를 프로그래밍하고, 분주하여 저장한 후 PLL 회로(5)에 입력시키며, 튜너부(1)에서 안테나(ANT)로 수신되는 방송신호 중에서 원하는 방송신호를 선국하면, 그 튜너부(1)는 국부발진신호(fosc)를 발생하여 출력하고, 그 출력된 국부발진신호(fosc)는 전치분주기(2)에 입력되어 분주된 후 PLL 회로(5)에 입력되며, 이에따라 PLL 회로(5)는 프로그램용분주기(4)의 출력신호에 따라 전치분주기(2)의 출력신호 및 기준 주파수원인 수정발진자(X-tal)에 의한 발진신호를 비교하여 선국에 필요한 튜닝 전압을 발생시키고, 그 발생한 튜닝 전압에 의해 튜너부(1)에서 방송신호를 튜닝하게 된다.In the conventional tuning tuner circuit configured as described above, when the information signal of the broadcast signal selection is input to the program divider 4 through the keyboard 3, the program divider 4 programs and divides the input information signal. After storing and inputting into the PLL circuit 5, when the tuner unit 1 tunes a desired broadcast signal among the broadcast signals received by the antenna ANT, the tuner unit 1 generates a local oscillation signal fosc. The local oscillation signal fosc is inputted to the pre-divider 2, divided, and then input to the PLL circuit 5, whereby the PLL circuit 5 outputs the program divider 4. According to the signal, the output signal of the pre-divider 2 and the oscillation signal by the crystal oscillator (X-tal), which is a reference frequency source, are compared to generate a tuning voltage necessary for tuning, and the tuner unit 1 according to the generated tuning voltage. Tunes the broadcast signal.

그러나, 이와 같은 종래의 동조 튜너회로는 그 주변회로가 매우 복잡하고, 별도로 수정발진자를 사용하여 그 수정발진자에 의한 발진신호 및 국부발진신호를 분주한 분주신호를 비교한 후 튜닝전압을 발생시키므로 수정발진자 및 외부주변회로에 의하여 정확한 선국이 영향을 받게되는 결함이 있었다.However, this conventional tuning tuner circuit is very complicated in its peripheral circuit, and separately uses a crystal oscillator to compare the oscillation signal by the crystal oscillator and the divided signal divided by the local oscillation signal, thereby generating a tuning voltage. There was a defect that the correct tuning was affected by the oscillator and the external peripheral circuit.

본 발명은 이와 같은 종래의 결함을 감안하여, 별도로 수정발진자를 사용하지 않고, 마이크로 프로세서를 이용하여 튜닝 전압을 발생시킴은 물론 튜닝 조정의 증감분을 적절히 조절하여 튜인 전압을 발생시킴으로써 원하는 방송신호를 정확히 선국할 수 있게 창안한 것으로, 이를 첨부된 제 2 도 및 제 3 도의 도면에 의하여 상세히 설명하면 다음과 같다.In view of such a conventional deficiency, the present invention does not use a crystal oscillator separately, but generates a tuning voltage using a microprocessor as well as appropriately adjusts the increase and decrease of the tuning adjustment to generate a tune-in voltage so as to accurately generate a desired broadcast signal. Invented so that it can be selected, it will be described in detail with reference to the accompanying drawings 2 and 3 as follows.

제 2 도는 본 발명의 동조 튜너회로도로서, 이에 도시한 바와 같이 튜너부(1)에서 출력되는 국부발진신호(fosc)를 분주하는 전치분주기(2)와, 이 전치분주기(2)의 출력신호를 증폭하는 증폭기(6)와, 기준 주파수를 발생하고 측정시간을 조정하는 마이크로 프로세서(7)와, 이 마이크로 프로세서(7)의 기준주파수 신호에 따라 클럭신호를 발생하는 클럭발생기(8)와, 선국된 신호를 인식하고 방송신호를 정확히 선국하기 위해 상기 증폭기(6) 및 클럭발생기(8)의 출력신호를 앤드조합하는 앤드게이트(AND₁)와, 이 앤드게이트(AND₁)의 출력신호를 분주하는 전치분주기(9)와, 상기 마이크로 프로세서(7)에 미리 기억되어져 출력되는 각 채널주파수 데이타를 레지스터(10)를 통해 입력받아 버퍼링하는 주파수버퍼(11)와, 상기 전치분주기(9) 및 주파수버퍼(11)의 출력신호 크기를 비교하는 튜닝계수기(12)와, 이 튜닝계수기(12)의 출력신호에 따라 출력단자(OUT₁-OUT₃)에 선택적으로 튜닝조정용 제어신호를 출력하는 튜닝조정부(13)와, 이 튜닝조정부(13)의 출력단자(OUT₁-OUT₃)에 선택적으로 출력되는 제어신호에 따라 튜닝전압을 증감시켜 상기 튜너부(1)에 입력시키는 튜닝전압출력부(14)로 구성한 것으로, 상기에서 증폭기(6) 및 튜닝조정부(13)의 선택된 출력신호에 따라 튜너부(1)에 증감된 튜닝전압을 인가하는 튜닝전압출력부(14)를 제 3 도의 상세회로도로 보다 상세히 설명하면 다음과 같다.FIG. 2 is a tuning tuner circuit diagram of the present invention, as shown here, a pre-divider 2 for dividing a local oscillation signal fosc output from the tuner section 1, and an output of the pre-divider 2; An amplifier 6 for amplifying the signal, a microprocessor 7 for generating a reference frequency and adjusting a measurement time, a clock generator 8 for generating a clock signal in accordance with the reference frequency signal of the microprocessor 7, and And an AND gate AND _{1 for} combining the output signals of the amplifier 6 and the clock generator 8 to recognize the tuned signal and to accurately tune the broadcast signal, and the output signal of the AND gate AND ₁ . A pre-divider 9 for dividing the signal, a frequency buffer 11 for receiving and buffering each channel frequency data pre-stored in the microprocessor 7 and output through the register 10, and the pre-divider ( 9) and output signal magnitude of frequency buffer 11 A tuning counter 12 which compares the two instruments, a tuning controller 13 for selectively outputting tuning control signals to the output terminals OUT _{1 to} OUT ₃ according to the output signal of the tuning counter 12, and this tuning controller And a tuning voltage output section 14 which increases and decreases the tuning voltage according to a control signal selectively output to the output terminals OUT ₁ -OUT ₃ of (13) and inputs it to the tuner section 1. (6) and the tuning voltage output unit 14 for applying the tuning voltage to the tuner unit 1 according to the selected output signal of the tuning adjustment unit 13 will be described in more detail with reference to the detailed circuit diagram of FIG.

전치분주기(2)의 출력단자를 콘덴서(C₁)를 통해 저항(R₁) 및 트랜지스터(TR₁)의 베이스에 접속함과 아울러 그 접속점을 저항(R₂)을 통해 트랜지스터(TR₁)의 콜렉터 및 저항(R₃)(R₄), 앤드게이트(AND₁)의 일측입력단자에 접속하여 증폭기(6)를 구성하고, 튜닝조정부(13)의 출력단자(OUT₁)는 자동주파수제어(AFC)단자로서, 그 출력단자(OUT₁)에 전원단자(Vcc₁)를 저항(R₅)(R₆)을 통해 접속하여, 그 저항(R₅)(R₆)의 접속점을 저항(R₇), 접지콘덴서(C₂) 및 저항(R₈)을 통해 트래지스터(TR₂)의 베이스에 접속하고, 그 트래지스터(TR₂)의 콜렉터를 튜닝조정부(13)의 출력단자(OUT₃)와 함께 전원단자(Vcc₂)에 접속된 저항(R₉) 및 트랜지스터(TR₃)의 베이스에 접속하여, 그 트랜지스터(TR₃)의 콜렉터를 저항(R₁₀)를 통해 전원단자(Vcc₂) 및 접지콘덴서(C₃)에 접속하여, 튜닝조정부(13)의 출력단자(OUT₂)를 전원단자(Vcc₂)에 접속된 저항(R₁₁)에 접속함과 아울러 그 접속점을 다이오드(D₁)와, 다이오드(D₂), 저항(R₁₂) 및 다이오드(D₃)를 각기 통해 상기 트랜지스터(TR₃)의 콜렉터에 공통접속하는 한편, 상기 다이오드(D₂) 및 저항(R₁₂)의 접속점을 콘덴서(C₄) 및 연산증폭기(OP₁)의 반전 입력단자(-)에 접속하고, 전원단자(Vcc₃)를 콘덴서(C₆)에 접속함과 아울러 저항(R₁₃)을 통해 콘덴서(C₅), 제너다이오드(ZD), 상기 연산증폭기(OP₁)의 비반전입력단자(＋) 및 연산증폭기(OP₂)의 비반전입력단자(＋)에 접속하여, 그 연산증폭기(OP₂)의 출력단자를 저항(R₁₅)과, 콘덴서(C₇) 및 저항(R₁₄)을 통해 그의 반전입력단자(-)에 접속함과 아울러 그 출력단자를 저항(R₁₆)을 통해 상기 연산증폭기(OP₁)의 반전입력단자(-)에 접속하며, 그 연산증폭기(OP₁)의 출력단자를 저항(R₁₇) 및 콘덴서(C₈)를 통해 그의 반전입력단자(-)에 접속함과 아울러 그 출력단자를 저항(R₁₈)을 통해 튜너부(1)에 접속하여 튜닝전압을 인가하도록 구성한 것으로, 도면의 설명중 미설명 부호 15는 적분기를 나타낸다.The output terminal of the pre-divider 2 is connected to the base of the resistor R ₁ and the transistor TR ₁ through the capacitor C ₁ , and the connection point thereof is connected to the transistor TR ₁ through the resistor R ₂ . Is connected to one input terminal of the collector and resistor (R ₃ ) (R ₄ ) and AND gate (AND ₁ ), and the amplifier 6 is configured, and the output terminal OUT ₁ of the tuning adjustment unit 13 is automatic frequency control. (AFC) as a terminal, connected through the output terminal (OUT ₁₎ for the power supply terminal (Vcc ₁₎ resistance (R ₅₎ to (R _6), the connection point of the resistor (R ₅₎ (R ₆₎ resistors ( R _7), an output terminal (OUT of the ground capacitor (C ₂₎ and via a resistor (R ₈₎ connected to the base of traffic register (TR _2), and tune the collector of the traffic register (TR ₂₎ adjusting (13) ₃₎ and connected to the base of the resistance (R ₉₎ and a transistor (TR ₃₎ connected to a power supply terminal (Vcc ₂₎ together, the power supply terminal through the transistors (the collector resistors (R ₁₀ of the TR ₃₎₎ (Vcc connected to ₂₎ and a ground capacitor (C ₃₎ and , And the resistance as well as the connection point thereof and also connected to a (R ₁₁₎ connected to the output terminal (OUT ₂₎ to the power supply terminal (Vcc ₂₎ of the tuning adjustment element (13) diode (D _1), a diode (D _2), the resistance (R ₁₂₎ and a diode (D ₃₎ to which connect, in common to the collector of the transistor (TR ₃₎ with each other hand, the diode (D ₂₎ and a resistor (R ₁₂₎ capacitors to the connection point of the (C ₄₎ and an operational amplifier Connect to the inverting input terminal (-) of (OP ₁ ), connect the power supply terminal (Vcc ₃ ) to the capacitor (C ₆ ), and the capacitor (C ₅ ) and zener diode (ZD) through the resistor (R ₁₃ ). The non-inverting input terminal (+) of the operational amplifier OP ₁ and the non-inverting input terminal (+) of the operational amplifier OP ₂ are connected, and the output terminal of the operational amplifier OP ₂ is resistor R _15. ), Through its capacitor C ₇ and resistor R ₁₄ , to its inverting input terminal (-), and its output terminal via resistor R ₁₆ to the inverting input terminal of the operational amplifier OP ₁ . Connected to (-) The output terminal of the operational amplifier OP ₁ is connected to its inverting input terminal (-) through a resistor (R ₁₇ ) and a capacitor (C ₈ ), and the output terminal is connected through a resistor (R ₁₈ ). It is configured to apply a tuning voltage by connecting to (1), and reference numeral 15 in the description of the drawing indicates an integrator.

이와 같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effects of the present invention configured as described above in detail.

전원단자(Vcc₁-Vcc₃)에 전원이 인가되고, 튜너부(1)에서 방송신호를 선국하여 국부발진신호(fosc)를 출력하면, 그 출력된 국부발진신호(fosc)는 전치분주기(2)에 입력되어 분주된 후 증폭기(6)의 콘덴서(C₁)를 통하고, 트랜지스터(TR₁)에 의해 증폭되어 앤드게이트(AND₁)의 일측입력단자에 인가된다.When power is applied to the power supply terminals Vcc _1- Vcc ₃ and the tuner unit 1 tunes a broadcast signal to output a local oscillation signal fosc, the output local oscillation signal fosc is a pre-divider ( After input and divided into 2), it is amplified by the transistor TR ₁ through the capacitor C ₁ of the amplifier 6 and applied to one input terminal of the AND gate AND ₁ .

여기서, 콘덴서(C₁)는 전치분주기(2)의 출력신호를 통과시키는 교류(AC) 커플링용으로 동작하고, 저항(R₁)(R₂)은 트랜지스터(TR₁)의 베이스에 인가되는 바이어스 전압을 설정하며, 저항(R₃)(R₄)은 증폭기(6)의 출력신호의 레벨을 조절하여 앤드게이트(AND₁)에 일정크기의 신호가 인가되게 조절한다.Here, the capacitor C ₁ is operated for alternating current (AC) coupling for passing the output signal of the pre-divider 2, and the resistors R ₁ (R ₂ ) are applied to the base of the transistor TR ₁ . The bias voltage is set, and the resistors R ₃ and R ₄ adjust the level of the output signal of the amplifier 6 so that a signal of a predetermined magnitude is applied to the AND gate AND ₁ .

그리고, 마이크로 프로세서(7)에서 출력된 기준주파수 신호는 클럭발생기(8)에 입력되며, 이에 따라 클럭발생기(8)의 출력단자에는 일정폭의 펄스 신호가 출력되어 앤드게이트(AND₁)의 타측입력단자에 인가되므로 그 앤드게이트(AND₁)는 일정시간 동안만 그의 일측 입력단자에 인가되는 상기 증폭기(6)의 출력신호를 출력하고, 그 앤드게이트(AND₁)의 출력신호는 전치분주기(9)에서 분주되어 주파수가 낮아진후 튜닝계수기(12)에 입력된다.In addition, the reference frequency signal output from the microprocessor 7 is input to the clock generator 8. Accordingly, a pulse signal having a predetermined width is output to the output terminal of the clock generator 8, and the other side of the AND gate AND ₁ . Since it is applied to the input terminal, the AND gate AND ₁ outputs the output signal of the amplifier 6 applied to its one input terminal only for a predetermined time, and the output signal of the AND gate AND ₁ is a predivider. The frequency is lowered by dividing at (9) and input to the tuning counter (12).

또한 마이크로 프로세서(7)에서 미리 지정된 각 채널에 따라 출력되는 방송신호의 선국주파수는 레지스터(10) 및 주파수 버퍼(11)를 통해 튜닝계수기(12)에 입력되므로 튜닝계수기(12)는 전치분주기(9)의 출력신호와 주파수버퍼(11)의 출력신호를 비교하고, 그 비교결과 값에 따라 신호를 출력하여 튜닝 조정부(13)에 입력시킨다.In addition, since the tuning frequency of the broadcast signal output according to each channel previously designated by the microprocessor 7 is input to the tuning counter 12 through the register 10 and the frequency buffer 11, the tuning counter 12 is a pre-divider. The output signal of (9) is compared with the output signal of the frequency buffer 11, the signal is output in accordance with the comparison result value, and input to the tuning adjustment unit 13.

이때, 전치분주기(9)의 출력신호와 주파수버퍼(11)의 출력신호의 차이가 일정범위 이내에 들어오면 튜닝조정부(13)는 튜닝계수기(12)의 출력신호에 따라 그의 출력단자(OUT₁)에 자동주파수 제어(AFC)신호인 고전위신호를 출력하고, 그 고전위신호는 저항(R₅, R₇)을 통해 콘덴서(C₂)에 충전된후 저항(R₈)을 통해 트랜지스터(TR₂)의 베이스에 인가되므로 그 트랜지스터(TR₂)가 온되어 트랜지스터(TR₃)가 오프되고, 이에따라 전원단자(Vcc₂)의 전원이 저항(R₁₁) 및 다이오드(D₂)를 통해 적분기(15)의 콘덴서(C₄) 및 연산증폭기(OP₁)의 반전입력단자(-)에 인가되며, 또한 이때 전원단자(Vcc₃)의 전원이 저항(R₁₃)을 통한 후 콘덴서(C₅) 및 제너다이오드(ZD)에 의해 평활되어 상기 연산증폭기(OP₁)의 비반전입력단자 및 연산증폭기(OP₂)의 비반전 입력단자에 인가되고, 연산증폭기(OP₂)의 출력신호는 저항(R₁₆)을 통해 상기 연산증폭기(OP₁)의 반전입력단자에 인가되어 그 반전입력단자에 상기와 같이 인가되는 전원과 합쳐진다. 이와같이 연산증폭기(OP₁)의 비반전입력단자(＋) 및 반전입력단자(-)에 인가되는 신호의 차이가 그 연산증폭기(OP₁)에서 출력되는데, 이때 저항(R₁₇) 및 콘덴서(C₈)에 의해 적분되며, 그 적분된 신호는 저항(R₁₈)을 통해 튜너부(1)에 튜닝전압으로 입력 즉, 튜너부(1)에 일정레벨의 전압이 입력된다.At this time, when the difference between the output signal of the pre-divider 9 and the output signal of the frequency buffer 11 falls within a predetermined range, the tuning controller 13 adjusts its output terminal OUT ₁ according to the output signal of the tuning counter 12. ) Outputs a high potential signal which is an automatic frequency control (AFC) signal, and the high potential signal is charged to the capacitor C ₂ through the resistors R ₅ and R ₇ and then through the resistor R ₈ through the resistor R ₈ . Since it is applied to the base of TR ₂ , the transistor TR ₂ is turned on so that the transistor TR ₃ is turned off. Accordingly, the power supply of the power supply terminal Vcc ₂ is integrated through the resistor R ₁₁ and the diode D ₂ . Is applied to the inverting input terminal (-) of the capacitor C ₄ and the operational amplifier OP ₁ of (15), and at this time, the power supply of the power supply terminal Vcc ₃ passes through the resistor R ₁₃ and then the capacitor C _5. ) and is smoothed by a Zener diode (ZD) is applied to the non-inverting input terminal of the non-inverting input terminal, and an operational amplifier (OP ₂₎ of the operational amplifier (OP ₁₎ And, the output signal of the operational amplifier (OP ₂₎ has a resistance (R ₁₆₎ is applied to the inverting input terminal of the operational amplifier (OP ₁₎ is integrated and applied through the power source, such that an inverting input terminal and the. In this way the operational amplifier (OP _1), the non-inverting input terminal (+) and the inverting input terminal of the (-) the difference between the signals applied to is output from the operational amplifier (OP _1), wherein the resistance (R ₁₇₎ and capacitor (C ₈ ), the integrated signal is input to the tuner unit 1 as a tuning voltage through the resistor R ₁₈ , that is, a voltage having a predetermined level is input to the tuner unit 1.

그리고 상기에서 마이크로 프로세서(7)에서 출력되는 방송신호의 선국주파수가 튜너부(1)에서 출력되는 국부발진신호(fosc) 보다 높으면 즉, 튜닝계수기(12)에 입력되는 주파수 버퍼(11)의 출력신호주파수가 전치분주기(9)의 출력신호 주파수 보다 높으면, 튜닝조정부(13)의 출력단자(OUT₃)에 고전위 신호가 출력되어 트랜지스터(TR₃)의 베이스에 인가되므로 그 트랜지스터(TR₃)가 도통되고, 이에 따라 전원단자(Vcc₂)의 전원이 저항(R₁₁), 다이오드(D₁) 및 그 트랜지스터(TR₃)를 통해 접지로 흐르게 되어 연산증폭기(OP₁)의 반전입력단자(-)에 인가되는 전압이 낮아지고, 이에따라 그 연산증폭기 (OP₁)의 출력전압이 높아져 튜너부(1)에 입력되는 튜닝 전압의 레벨이 높아지므로 튜너부(1)에서 높은 주파수대로 방송신호를 선국하게 된다.When the tuning frequency of the broadcast signal output from the microprocessor 7 is higher than the local oscillation signal fosc output from the tuner 1, that is, the output of the frequency buffer 11 input to the tuning counter 12. the signal frequency transposed frequency divider is higher than the output signal frequency of the (9), to the output terminal (OUT ₃₎ for the tuning adjustment element 13 is in the high potential signal is outputted so applied to the base of the transistor (TR ₃₎ the transistor (TR ₃ ) Is conducted, so that the power of the power supply terminal Vcc ₂ flows to ground through the resistor R ₁₁ , the diode D ₁ , and the transistor TR ₃ , and thus the inverting input terminal of the operational amplifier OP ₁ . The voltage applied to (-) is lowered, and accordingly, the output voltage of the operational amplifier OP ₁ is increased to increase the level of the tuning voltage input to the tuner unit 1, so that the broadcast signal at the higher frequency in the tuner unit 1 is applied. Will be tuned.

또한, 주파수버퍼(11)의 출력신호 주파수가 전치분주기(9)의 출력신호 주파수보다 낮으면, 튜너조정부(13)는 그의 출력단자(OUT₂)에 고전위 신호를 출력하고, 그 출력된 고전위 신호는 저항(R₁₁)을 통한 전원단자(Vcc₂)의 전원과 합쳐진후 다이오드(D₂)를 통해 연산증폭기(OP₁)의 반전입력단자(-)에 인가되므로 그 반전입력단자(-)에 인가되는 전압의 레벨이 높아지고, 그 연산증폭기(OP₁)의 출력전압이 낮아져 튜너부(1)에 입력되는 튜닝 전압의 레벨이 낮아지므로 튜너부(1)에서 낮은 주파수대로 방송신호를 선국하게 된다.Further, if the output signal frequency of the frequency buffer 11 is lower than the output signal frequency of the predivider 9, the tuner adjusting unit 13 outputs a high potential signal to its output terminal OUT ₂ , and the output signal is output. The high potential signal is combined with the power supply of the power supply terminal Vcc ₂ through the resistor R ₁₁ and then applied to the inverting input terminal (-) of the operational amplifier OP ₁ through the diode D ₂ . Since the level of the voltage applied to-) increases, the output voltage of the operational amplifier OP ₁ decreases, and the level of the tuning voltage input to the tuner unit 1 decreases, the broadcast signal is tuned at a lower frequency in the tuner unit 1. You are tuned in.

이상에서 설명한 바와 같이 본 발명은 마이크로 프로세서(7)를 이용하여 클럭을 발생시키고, 전치분주기(9)와 주파수버퍼(11)의 출력신호의 주파수를 비교하는 튜닝계수기(12)의 출력신호에 따라 튜닝조정부(13)의 출력단자(OUT₁-OUT₃)로 선택적으로 고전위 신호를 출력하여 튜너부(1)에 입력되는 튜닝 전압을 조절함으로써 방송신호를 정확히 선국할 수 있는 효과가 있다.As described above, the present invention generates a clock using the microprocessor 7, and compares the frequency of the output signal of the pre-divider 9 with the frequency buffer 11 to the output signal of the tuning counter 12. Accordingly, by selectively outputting the high potential signal to the output terminals OUT _{1 to} OUT ₃ of the tuning adjustment unit 13, the tuning signal input to the tuner 1 can be adjusted to accurately tune the broadcast signal.

Claims

A pre-divider 2 for dividing the local oscillation signal fosc of the tuner section 1, an amplifier 6 for amplifying the output signal of the pre-divider 2, and a reference output from the microprocessor 7 A clock generator 8 for outputting a clock signal in accordance with a frequency signal, and an AND gate AND _{1 for} AND-combining the output signals of the amplifier 6 and the clock generator 8 and the output of the AND gate AND ₁ . A pre-divider 9 for dividing a signal, and is output from the microprocessor 7 to compare the tuning frequency through the register 10 and the frequency buffer 11 with the output signal frequency of the pre-divider 9; A tuning adjustment unit 13 and a tuning adjustment unit 13 for selectively outputting a tuning adjustment control signal to output terminals OUT _{1 to} OUT ₃ according to the output signal of the tuning counter 12, and the tuning adjustment unit 13; The tuning voltage which is inputted to the tuner unit 1 by increasing or decreasing the tuning voltage according to an output signal of Ryeokbu 14 that the configuration and characteristics as the frequency synthesis tuning system tuner circuit of that.

2. The tuning voltage output section (14) according to claim 1, wherein the tuning voltage output section (14) connects the output terminal (OUT ₁ ) of the tuning adjustment section (13) to the base side of the transistor (TR ₂ ), and its collector is output from the tuning adjustment section (13). The terminal OUT ₃ is commonly connected to the base of the transistor TR ₃ , and the power supply terminal Vcc ₂ is connected to the collector of the transistor TR ₃ through a resistor R ₁₁ and a diode D ₁ . The output terminal OUT ₂ of the tuning adjustment unit 13 is connected to the connection point of the resistor R ₁₁ and the diode D ₁ , and the connection point is connected to the tuner through the diode D ₂ and the integrator 15. A tuner tuner circuit of a frequency synthesizing method, characterized by being connected to a unit (1).