KR930002186B1

KR930002186B1 - Apparatus for driving thermal printing head

Info

Publication number: KR930002186B1
Application number: KR1019900002662A
Authority: KR
Inventors: 문영수
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1993-03-27
Also published as: KR910015413A

Abstract

A circuit is for controlling the heat generation of a thermal print head in a color printer. The circuit comprises a microprocessor (100) for controlling a system, a 1st latch (102) for latching the print address signal from the microprocessor, five buffers (104) for buffering the print data of 1280 dots into 256 data per each buffer, a control means (101) for producing the read address signal and various control signal, a 2nd latch (103) for latching the read address signal, five memories (105) for storing the 256 print data and outputting the data in response to the read address signal, and five data processing means (106) for processing the heat generation data on the 256 levels.

Description

Thermal recording head drive device of printer

제1도는 본 발명 프린터기의 감열기록헤드 구동장치 구성도.1 is a configuration diagram of a thermal recording head drive device of the printer of the present invention.

제2도는 제1도의 콘트롤부에 대한 상세 구성도.2 is a detailed block diagram of the control unit of FIG.

제3도는 제1도의 데이타처리부에 대한 상세 구성도.3 is a detailed block diagram of the data processing unit of FIG.

제4도는제1도의 각부 출력 타이밍도.4 is an output timing diagram of each part of FIG.

제5도는 제1도 메모리부의 뱅크 선택표.5 is a bank selection table of a memory of FIG.

제6도는 본 발명을 설명하기 위한 감열기록헤드의 쉬프트레지스터를 보인도.6 shows a shift register of a thermal recording head for explaining the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 마이콤 101 : 콘트롤부100: micom 101: control unit

102,103 : 제 1, 제 2 래치부 104 : 제1버퍼부102, 103: first and second latch portion 104: first buffer portion

105 : 제 1 메모리부 106 : 제 1 데이타처리부105: first memory unit 106: first data processing unit

본 발명은 프린터기의 감열기록헤드 발열제어에 관한 것으로, 특히 입력라인이 20개이고 1280도트의 데이타를 128도트씩 10회에 나누어서 보내도록 되어 있는 감열기록헤드를 256계조로 구동시켜 칼라 프린팅을 하도록 하는 프린터기의 감열기록헤드 구동장치에 관한 것이다.The present invention relates to heat generation control of a thermal recording head of a printer. In particular, the thermal recording head, which has 20 input lines and sends 1280 dots of data in 10 times of 128 dots, is driven in 256 gray levels for color printing. A thermal recording head drive device for a printer.

일반적인 프린터기의 감열방식은 팩시밀리등에서 사용하는 흑백 감열방식을 이용하여 1의 흑화소와 0의 백화소에 따라 흑백의 화상데이타를 프린용지에 인자하게 되어 있다. 즉, 프린터 용지의 전페이지를 다 인자하기 위해서는 전라인의 화소의 데이타가 전부 1이 되어야 하고, 한줄씩 건너 띄우면서 인자하고자 할 경우에는 한라인에 0의 백화소와 1의 흑화소 데이타가 계속 반복적으로 존재하여야 한다.In general, the thermal printing method of a printer is to print black and white image data on a printing paper according to one black pixel and zero white pixel using a black and white thermal method used in a facsimile. That is, in order to print all the pages of the printer paper, the data of all the pixels of all lines must be 1, and if you want to print by skipping line by line, 0 white pixels and 1 black pixel data are repeatedly repeated on one line. Must exist.

이와같은 종래의 감열기록헤드의 감열방식은 한점의 경우에 1이냐 또는 0이냐에 따라 프린터 용지에 화상데이타 흑백으로 인자하게 되는 문제점이 있었다.The thermal method of the conventional thermal recording head has a problem of printing image data in black and white on a printer sheet depending on whether it is 1 or 0 in one case.

따라서 본 발명의 목적은 입력라인이 20개이고 1280도트를 128도트씩 10회에 나누어서 보내도록 되어 있는 감열기록헤드를 구동시켜 한 색당 농도발현이 256계조인 색을 재현하여 칼라로 프린딩을 하도록 프린터기의 감열기록헤드 구동장치를 제공함에 있다.Therefore, an object of the present invention is to drive a thermal recording head that is 20 input lines and send 1280 dots in 10 times of 128 dots each time to reproduce the color of 256 gray levels of density printing per color to print in color A thermal recording head driving apparatus is provided.

이와같은 본 발명의 목적은 프린터기의 전체 시스템 동작을 제어하는 마이콤과, 상기 마이콤으로 부터 출력된 기록 어드레스신호를 래치하는 제1래치수단과, 상기 마이콤으로 부터 출력된 1280도트의 기록 데이타를 각각 256개의 데이타로 나누어 버퍼링하는 제1 내지 제5버퍼수단, 상기 마이콤의 프린트시작신호에 따라 판독 어드레스 신호와 각종 제어신호를 생성하여 출력하는 콘트롤수단, 상기 콘트롤 수단으로 부터 얻어진 판독 어드레스신호를 래치하는 제 2 래치수단과, 상기 제 1래치수단을 통한 기록 어드레스신호에 따라 제1 내지 제5버퍼수단에서 버퍼링되어 출력된 각각 256개의 기록 데이타를 저장하고 제2래치수단을 통해 래치된 판독 어드레스신호에 따라 그 저장한 데이타를 순차적으로 출력하는 제1 내지 제5메모리수단과, 상기 콘트를수단의 제어신호에 의해 선택된 제1 내지 제5메모리수단중 두 메모리수단으로 부터 각각 64도트의 합 128도트를 10번에 걸쳐 1280도트를 입력받아 256레벨의 발열데이타로 처리하여 감열기록헤드를 발열시키는 제1 내지 제5데이타처리수단으로 구성함으로서, 달성되는 것으로, 이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The object of the present invention is to control the overall system operation of the printer, first latch means for latching the write address signal output from the micom, and 1280 dots of write data output from the micom. First to fifth buffer means for dividing and buffering data into two data; control means for generating and outputting a read address signal and various control signals according to the print start signal of the microcomputer; and latching the read address signal obtained from the control means. 2 latch means and each of 256 write data buffered and output from the first to fifth buffer means according to the write address signal through the first latch means and stored according to the read address signal latched through the second latch means. First to fifth memory means for sequentially outputting the stored data, and the control means The first to fifth memory means selected by the control signal inputs 128 dots of 64 dots from each of the two memory means, inputs 1280 dots for 10 times, and processes them with 256 levels of heat generating data to heat the thermal recording head. It is achieved by configuring the first to fifth data processing means, and will be described below in detail with reference to the accompanying drawings of the present invention.

제1도는 본 발명 프린터기의 감열기록헤드 구동장치 구성도로서, 이에 도시한 바와같이, 프린터기의 전체 시스템 동작을 제어하는 마이콤(100)과, 상기 마이콤(100)으로 부터 출력된 기록 어드레스신호(SADO-SADO5)를 래치하는 제1래치부(102)와, 상기 마이콤(100)으로 부터 출력된 1280도트의 기록 데이타(SDT0-SDT7)를 각각 256개의 데이타로 나누어 버퍼링하는 제1 내지 제5버퍼부(104, 104a-104d)와, 상기 마이콤(100)의 프린트시작신호(PST)에 따라 판독 어드레스신호(SRAD0-SRAD5)와 각종 제어신호를 생성하여 출력하는 콘트롤부(101)와, 상기 콘트롤부(101)로 부터 얻어진 판독 어드레스신호(SRAD0-SRAD5)를 래치하는 제 2 래치부(103)와, 상기 제1래치부(102)를 통한 기록 어드레스신호(SAD0-SAD5)에 따라 제1 내지 제5버퍼부(104, 104a-104d)에서 버퍼링되어 각각 출력된 256개의 기록 데이타를 각각저장하고 제2래치부(103)를 통해 래치된 판독 어드레스신호(SRAD0-SRAD5)에 따라 그 저장한 데이타를각기 64도트로 순차 출력하는 제1 내지 제5메모리부(105, 105a-105d)와, 상기 콘트롤부(101)의 카운트신호(CDT0-CDT7) 및 데이타 인에이블신호(DE0-DE9)에 위해 선택된 제1 내지 제5메모리수단중 두 메모리부로 부터 각각 64도트의 합 128도트를 10번에 걸쳐 1280도트를 입력받아 256레벨의 발열데이타(DT0-DT19)로 처리하여 감열기록헤드를 발열시키는 제1 내지 제5데이타처리부(106, 106a-106d)로 구성한다.1 is a configuration diagram of a thermal recording head drive device of a printer according to the present invention. As shown therein, a microcomputer 100 for controlling the overall system operation of a printer and a write address signal SADO output from the microcomputer 100 are shown. -First latch unit 102 for latching SADO5 and first to fifth buffer units for dividing and buffering 1280 dots of write data (SDT0-SDT7) output from the microcomputer 100 into 256 pieces of data, respectively. A control unit 101 for generating and outputting a read address signal SRAD0-SRAD5 and various control signals according to the print start signals PST of the microcomputer 100, 104, 104a-104d; The first to the second latch portions 103 for latching the read address signals SRAD0-SRAD5 obtained from 101 and the write address signals SAD0-SAD5 through the first latch portion 102; 256 pieces of recorded data buffered by the five buffer units 104 and 104a to 104d and outputted respectively First to fifth memory units 105 and 105a to 105d which respectively store and sequentially output the stored data to 64 dots according to the read address signals SRAD0-SRAD5 latched through the second latch unit 103. And a total of 128 dots of 64 dots from each of the first to fifth memory means selected for the count signal (CDT0-CDT7) and the data enable signal (DE0-DE9) of the control unit (101). The first to fifth data processing units 106 and 106a to 106d generate heat generation of the thermal recording head by receiving 1280 dots through a plurality of times and processing them with 256 levels of heating data DT0-DT19.

상기에서 콘트롤부(101)는 마이콤(100)으로 부터 입력되는 일정주기의 클럭신호(CLK)를 조합하고 카운트하여 제어신호(A) (B), 판독 어드레스신호(SRAD0-SRAD7), 쉬프트레지스터 구동클럭신호(CP), 64클럭신호(64CLK) 및 64카운트신호(64CNT)를 발생하는 제1 내지 제 4 플립플롭(101a-101d), 앤드게이트(ANDl) (AND2) 및 제1카운터부(101e)로 된 제 1제어신호발생부(200)와, 상기 제1제어신호발생부(200)의 제1카운터부(101e)에서 출력된 판독 어드레스신호(SRAD0-SRAD7)를 논리곱 및 합하여 래치동기신호(LTHN), 횟수반복클럭(DECLK), 판독시작신호(STRN) 및 그 반전 인에이블신호(BEO), 리세트신호(RST)를 발생하는 앤드게이트(AND3-AND14), 오아게이트(OR1) 및 제 5 플립플롭(101f)로 된 제 2 제어신호발생부(201)와, 상기 마이콤(100)으로 부터 입력되는 프린트시작신호(PST)에 따라 제2제어신호발생부(201)로 부터 입력된 래치동기신호(LTHN) 및 횟수반복클럭(DECLK)을 카운트하고 디코딩하여 카운트값(CDT0-CDT7)과 데이타인에이블신호(DE0-DE9), 발열동기클럭신호(THT) (THTN)를 발생하는제2, 제3카운터부(101h) (101i), 제6플립플릅(101g), 앤드게이트(AND15-AND17), 디코더부(101j) 및 인버터부(101k)로 된 제 3제어신호발생부(202)로 구성한다.In this case, the control unit 101 combines and counts the clock signal CLK of a predetermined period input from the microcomputer 100 to drive the control signals A, B, read address signals SRAD0-SRAD7, and shift registers. First to fourth flip-flops 101a-101d, AND gate AND1, and the first counter unit 101e for generating the clock signal CP, the 64 clock signal 64CLK, and the 64 count signal 64CNT. Latch synchronizing and summing the first control signal generation unit 200 and the read address signal SRAD0-SRAD7 output from the first counter unit 101e of the first control signal generation unit 200. AND gate (AND3-AND14) or OG (OR1) for generating the signal (LTHN), the number of times repeated clock (DECLK), the read start signal (STRN) and its inverted enable signal (BEO), and the reset signal (RST). And a second control signal generator 201 formed of a fifth flip-flop 101f and a second control signal generator 201 according to a print start signal PST input from the microcomputer 100. Counts and decodes the latch sync signal (LTHN) and the number of repeat clocks (DECLK) inputted from the count value (CDT0-CDT7), the data enable signal (DE0-DE9), and the heating sync clock signal (THT) (THTN). Generation of the third control signal comprising the second and third counter parts 101h and 101i, the sixth flip-flop 101g, the AND gate AND15-AND17, the decoder unit 101j and the inverter unit 101k. It consists of a part 202.

그리고 상기에서 제1데이타처리부(106)는 콘트롤부(101)의 제 3제어신호발생부(202)에서 생성된 카운트값(CDT0-CDT7)과 제1메모리부(105)로 부터 출력되는 데이타(SODT0-SODT7)를 비교하여 그 결과신호를 출력하는 데이타비교부(300)와, 상기 데이타비교부(300)의 결과신호와 제 3제어신호발생부(202)의 데이타 인에이블신호(DE0) (DE2) (DE5) (DE7)를 논리곱하여 발열데이타(DT0-DT3)를 출력하는 앤드게이트(AND18-AND21)로 된 논리조합부(301)와, 상기 콘트롤부(101)의 제3제어발생부(202)로 부터 생성된 데이타 인에이블신호(DE2) (DE7), (DE5) (DE7)를 논리합하는 오아게이트(OR2) (OR3)와, 상기 제 3 제어신호발생부(201)의 발열동기클럭신호(THT)에 따라 오아게이트(OR1) (OR2)의 출력신호와 제1제어신호발생부(200)의 판독 어드레스신호(SRAD6) (SRAD7)를 선택하여 출력하는 데이타선택부(302)로 구성한다.In the above description, the first data processor 106 outputs the count value CDT0-CDT7 generated by the third control signal generator 202 of the controller 101 and the data output from the first memory 105. The data comparison unit 300 for comparing the SODT0-SODT7 and outputting the result signal, the result signal of the data comparison unit 300 and the data enable signal DE0 of the third control signal generator 202 ( DE2) Logical combination part 301 of AND gate (AND18-AND21) outputting the heating data DT0-DT3 by logically multiplying (DE5) (DE7), and the third control generating part of the control part 101. The OR gate OR2 OR3 for ORing the data enable signals DE2, DE7, and DE5 generated from 202, and the heat generating synchronization of the third control signal generator 201. The data selector 302 selects and outputs the output signal of the OR gate OR1 or OR2 and the read address signal SRAD6 SRAD7 of the first control signal generator 200 according to the clock signal THT. Configured .

이와같이, 구성된 본 발명의 작용, 효과를 제4도를 참조하여 설명하면 다음과 같다.Thus, the operation and effect of the present invention configured as described with reference to Figure 4 as follows.

먼저 마이콤(100)은 제1 내지 제5메모리부(105) (105a-105d)에 한 라인분의 발열데이타 1280개를 기록하기 위해 기록 어드레스신호(SAD0-SAD5)를 발생하여 제1래치부(102)를 통해 래치함과 아울러 1280개의 기록 데이타(SDT0-SDT7)를 제1 내지 제5버퍼부(104) (104a-104d)를 통해 버퍼링한 후 제1 내지 제5 메모리부(105) (105a-105d)에 입력하게 된다. 상기 제1 내지 제 5 메모리부(105) (105a-105d)는 제1 내지제5버퍼부(104) (104a-104d)에서 입력된 1280개의 기록데이타를 제1래치부(102)에서 출력된 기록 어드레스신호(SAD0-SAD5)에 의해 각각 256개씩 분할하여 저장하게 된다. 이와같이, 제1 내지 제5메모리부(105) (105a-105d)에 각각 256개의 기록 데이타를 저장한 후 상기한 마이콤(100)은 한 라인의 발열을 시키기 위해 제4도의 (a)와 같은 일정주기의 클럭신호(CLK)를 콘트롤부(101)의 제1제어신호발생부(200)에 구성된 제2플립플롭(101b)의 클럭단자에 입력하게 되면 상기 제2플립플롭(101b)은 제4도의 (b)와 같은 리세트신호(RST)해제 후 입력 클럭신호(CLK)를 분주시켜 그의 반전출력단자(/Q)로 제4도의 (c)와 같은 제어신호(A)를 출력함과 아울러 출력단자(Q)로 제어신호(A)의 반전 클럭신호를 출력하여 제1플립플롭(101a)의 클럭단자에 입력하므로써, 그 제1플립플롭(101a)은 그의 반전 출력단자(/Q)로 제4도의 (d)와같은 제어신호(B)를 발생하여 이를 앤드게이트(AND2)의 일측입력에 인가함과 아울러 출력단자(Q)로 64클럭신호를 발생하여 제3플립플롭(101c)에 입력하게 된다.First, the microcomputer 100 generates a write address signal SAD0-SAD5 in order to write 1280 heating data for one line in the first to fifth memory units 105 (105a to 105d). The first through fifth memory sections 105 and 105a may be latched through the first through fifth buffer sections 104a and 104d after being latched through the latches 102. -105d). The first to fifth memory units 105 and 105a to 105d output 1280 recorded data input from the first to fifth buffer units 104 and 104a to 104d by the first latch unit 102. The data is divided and stored in 256 by the write address signals SAD0-SAD5. As described above, after storing 256 pieces of recording data in the first to fifth memory units 105 (105a to 105d), the microcomputer 100 generates a line as shown in FIG. When the clock signal CLK of the period is inputted to the clock terminal of the second flip-flop 101b of the first control signal generator 200 of the controller 101, the second flip-flop 101b is the fourth. After the reset signal RST is canceled as shown in FIG. 2B, the input clock signal CLK is divided, and the control signal A as shown in FIG. 4C is output to its inverted output terminal / Q. By outputting the inverted clock signal of the control signal A to the output terminal Q and inputting it to the clock terminal of the first flip-flop 101a, the first flip-flop 101a is connected to its inverted output terminal (/ Q). A control signal B as shown in FIG. 4D is generated and applied to one input of the AND gate AND2, and a 64 clock signal is generated through the output terminal Q to generate the third flip-flop 101c. ).

따라서 상기한 제1제어신호발생부(200)의 앤드게이트(AND2)는 제1플립플롭(101a)으로 부터 출력된 제어신호(B)와 제3플립플롭(101c)으로 부터 출력된 클럭신호를 논리곱하여 제4도의 (e) 및 (g)와 같은 64클럭신호(64CLK)를 제 1카운터부(101e)의 클럭단자에 입력하게 되고, 상기 제 1제어신호발생부(200)의 제1카운터부(101e)는 입력된 64개의 클럭신호를 카운트하여 판독 어드레스신호(SRAD0-SRAD5)를 발생하여 제1도의 제2래치부(103)에 래치시키게 되며, 제4플립플롭(101d)은 상기 제1카운터부(101e)의 출력(QC)을 입력받아 64카운트신호(64CNT)를 발생한 후 앤드게이트(ANDl)에서 64클럭신호(64E)와 앤드조합하여 제4도의 (i)와 같은 감열기록헤드내의 쉬프트레지스터 구동클럭신호(CP)를 생성하게 된다. 그리고 상기 제1카운터부(101e)의 출력신호(QA-QH)를 제2제어신호발생부(201)에서 입력받아 이를 앤드게이트(AND2-AND14) 및 오아게이트(OR1)로 논리곱 및 합하여 제4도의 (b) 및 (j) (n)와 같은 리세트신호(RST) 및 래치동기신호(LTHN), 반복횟수클럭(DECLK)를 발생하여 제 3 제어신호발생부(202)의 제3카운터부(101i)에 입력함과 아울러 상기 앤드게이트(AND8)를 통한 클럭신호를 이용하여 제5플립플롭(101f)에서 제4도의 (k) (l)와 같은 판독시작신호(STRN) 및 스트로브신호(BE0)를 발생하여 제3제어신호발생부(202)의 제 2 카운터부(101h)의 클리어단자에 입력하게 된다. 상기 제 3 제어신호발생부(202)의 제3 카운터부(101i)는 제 2 제어신호발생부(201)의 앤드게이트(AND5)에서 출력된 반복횟수클럭(DECLK)을 카운트하고 그 카운트된 값을 앤드게이트(AND5-AND17)로 앤드조합하여 제3카운터부(101h)의 클리어단자에 인가되어 클리어시키게 되고 아울러 제2카운터부(101h)의 클럭단자에 입력된다.Accordingly, the AND gate AND2 of the first control signal generator 200 receives the control signal B output from the first flip flop 101a and the clock signal output from the third flip flop 101c. By logically multiplying, the 64 clock signal 64CLK as shown in FIGS. 4E and 4G is input to the clock terminal of the first counter portion 101e, and the first counter of the first control signal generator 200 is input. The unit 101e counts 64 input clock signals, generates the read address signals SRAD0-SRAD5, and latches the latches in the second latch unit 103 of FIG. 1, and the fourth flip-flop 101d includes the first clock signal. After receiving the output QC of the counter portion 101e and generating the 64 count signal 64CNT, the AND gate ANDl is combined with the 64 clock signal 64E at the AND gate AND as shown in Fig. 4 (i). The shift register driving clock signal CP is generated. In addition, the output signal QA-QH of the first counter unit 101e is inputted from the second control signal generator 201 and logically multiplied by the AND gate AND2 -AND14 and the OR gate OR1, and then summed. The third counter of the third control signal generator 202 is generated by generating the reset signal RST, the latch synchronization signal LTHN, and the repetition number clock DECLK such as (b) and (j) (n) of FIG. The read start signal STRN and the strobe signal as shown in FIG. 4 (k) (l) in the fifth flip-flop 101f using the clock signal inputted to the unit 101i and the AND gate AND8. (BE0) is generated and input to the clear terminal of the second counter portion 101h of the third control signal generator 202. The third counter unit 101i of the third control signal generator 202 counts the repetition count clock DECLK output from the AND gate AND5 of the second control signal generator 201 and the counted value. Is combined with an AND gate (AND5-AND17) to be applied to the clear terminal of the third counter portion 101h to be cleared, and is also input to the clock terminal of the second counter portion 101h.

상기 제 2 카운터부(101h)는 제 2 제어신호발생부(201)의 앤드게이트(AND5)에서 발생된 래치동기신호(LTHN)에 의해 클리어된후 제3카운터부(101i)로 부터 입력된 클럭신호를 순차적으로 카운트한 후 그 카운트값(CDT0-CDT7)을 헥사코드인 "0"에서 "FF"까지 순차적으로 발생시켜 각각의 제1데이타 처리부(106) (106a-106d)의 데이타비교부(300)에 입력하게 되고, 또한 그의 출력단자(Cout)를 통해 카운트된 값을 제 6 플립플롭(1019)의 클럭단자에 입력하게 된다. 이때 마이콤(100)으로 부터 제4도의 (v)와 같은 프린트시작신호(PST)가 상기 제 6플립플롭(101g)의 프리세트단자(PR)에 입력되면 상기 제 6플립플롭(101g)은 그의 출력단자(Q) (/Q)로 제4도의 (i)와 같은 발열동기클럭신호(THTN) (THT)를 출력하게 된다. 그리고 상기 제3제어신호발생부(202)의 제3카운터부(101i)에서 출력된 4비트의 출력신호는 디코더부(101j)를 통해 10비트로 디코딩되고 다시 인버터부(101k)를 통해 반전되어 제4도의 (o) 내지 (s)와 같은 데이타 인에이블신호(DE0) (DE2) (DE8) (DE9)로 제1 내지 제 5데이타처리부(106) (106a-106d)에 입력된다. 이와같이 프린트시작신호(PST)가 출력되고 제1제어신호발생부(200)의 제1카운터부(101e)에서 판독 기록신호(SRAD0-SRAD5)가 출력되면 제1 내지 제 5메모리부(105) (105a-105d)는 저장된 데이타(SDT0-SDT7)를 제1 내지 제 5 데이타처리부(106) (106a-106d)의 데이타비교부(300)에 입력하게 된다.The second counter unit 101h is clocked from the third counter unit 101i after being cleared by the latch sync signal LTHN generated by the AND gate AND5 of the second control signal generator 201. After counting the signals sequentially, the count values (CDT0-CDT7) are sequentially generated from the hexadecimal code "0" to "FF", and the data comparison unit of each first data processing unit 106 (106a-106d) ( 300, and a value counted through the output terminal Cout thereof is input to the clock terminal of the sixth flip-flop 1019. At this time, if the print start signal PST as shown in (v) of FIG. 4 from the microcomputer 100 is input to the preset terminal PR of the sixth flip-flop 101g, the sixth flip-flop 101g is The heat generating synchronous clock signal THTN (THT) as shown in FIG. 4 (i) is output to the output terminal Q (/ Q). The 4-bit output signal output from the third counter unit 101i of the third control signal generator 202 is decoded into 10 bits through the decoder unit 101j and inverted by the inverter unit 101k. The data enable signals DE0, DE2, DE8, and DE9, as shown in (o) to (s) of FIG. 4, are input to the first to fifth data processing units 106 and 106a to 106d. In this way, when the print start signal PST is output and the read write signal SRAD0-SRAD5 is output from the first counter part 101e of the first control signal generator 200, the first to fifth memory parts 105 ( 105a to 105d input the stored data SDT0-SDT7 into the data comparing unit 300 of the first to fifth data processing units 106 and 106a to 106d.

이에따라 상기한 데이타비교부(300)는 제1 내지 제5메모리부(105) (105a-105d)로 부터 읽혀진 데이타(SDT0-SDT7)와 제 3제어신호 발생부(202)의 제 2카운터부(101h)로 부터 입력된 카운트값(CDT0-CDT7)을 비교하게 되고, 이 두신호의 비교결과가 한 라인의 256번 발열중 한번의 발열이 온(ON) 또는 상기 앤드게이트(AND18-AND21)는 인버터부(101k)의 데이타 인에이블신호(DE0) (DE2) (DE5) (DE7)와 데이타비교부(300)의 출력값을 논리곱하여 발열데이타(DT0-DT7)를 출력하게 된다. 그리고 제1 내지 제5데이타처리부(106) (106a-106d)의 오아게이트(OR2) (OR3)는 데이타 인에이블신호(DE2) (DE5) (DE7)를 각각 논리합하여 데이타선택부(302)에 입력하게 되고, 상기 데이타선택부(302)는 제4도의 (w)와 같은 발열동기클럭신호 (THT)에 의해 상기 오아게이트(OR2) (OR3)의 출력신호와 마이콤(100)으로 부터 입력된 판독 어드레스신호(SRAD6) (SRAD7)를 선택하여 일정한 출력펄스(SOA6) (SOA7)를 발생한다.Accordingly, the data comparator 300 includes data SDT0-SDT7 read from the first to fifth memory units 105 (105a to 105d) and a second counter unit (3) of the third control signal generator 202. 101h), the count value (CDT0-CDT7) inputted is compared, and the result of comparing these two signals is that one of the 256 heats of one line is ON or the AND gate (AND18-AND21) is The data enable signal DE0 (DE2) (DE5) (DE7) of the inverter unit 101k is multiplied by the output value of the data comparing unit 300 to output the heating data DT0-DT7. The OR gates OR2 and OR3 of the first to fifth data processing units 106 and 106a to 106d respectively OR the data enable signals DE2 and DE5 and DE7 to the data selection unit 302. The data selector 302 is inputted from the microcomputer 100 and the output signal of the OR gate OR2 or OR3 by the heat generating synchronous clock signal THT as shown in FIG. The read address signal SRAD6 (SRAD7) is selected to generate a constant output pulse SOA6 (SOA7).

즉, 데이타(SDT0-SDT7)와 카운트값(CDT0-CDT7)을 비교한 데이타값을 제 1플립플롭(101a)의 출력(64E)와 제1카운터부(101e)의 반전 출력(/Q)을 입력신호로 받아서 발생한 감열프린터헤드내의 쉬프트 레지스터 구동클럭신호(CP)로 64개 클럭을 쉬프트 시킨 후 래치동기신호(LTHN)로 래치시키고 스트로브신호(BEO)와 판독시작신호(STRN)로 발열시키게 된다.That is, the data value obtained by comparing the data (SDT0-SDT7) and the count value (CDT0-CDT7) is compared with the output 64E of the first flip-flop 101a and the inverted output (/ Q) of the first counter portion 101e. After shifting 64 clocks with the shift register driving clock signal CP in the thermal printer head generated as an input signal, the latch is latched by the latch synchronization signal LTHN and generated by the strobe signal BEO and the read start signal STRN. .

64개의 데이타를 발열시키고 난후 리세트신호(RST)에 의하여 리세트된다.After 64 data are generated, they are reset by the reset signal RST.

감열식 프린터 헤드가 동시에 발열할 수 있는 도트수가 128개이므로 제1 내지 제5메모리부(105) (105a-105d)에서 64개의 데이타를 동시에 인에이블 시킬 수 있는 데이타는 두개뿐이다.Since the number of dots that the thermal printer head can simultaneously generate heat is 128, there are only two data that can simultaneously enable 64 data in the first to fifth memory units 105 (105a to 105d).

래치동기신호(LTHN)를 클럭단자로 입력받아 데이타 인에이블(DE0-DE9)까지 고 데이타 인에이블(DE0-DE9)하나가 제1 내지 제5메모리부(105) (105a-105d)의 판독어드레스의 높은 비트(SRAD6, SRAD7)를 어드레싱하게 한다.A high data enable DE0-DE9 is read address of the first to fifth memory units 105 (105a-105d) until the latch synchronization signal LTHN is input to the clock terminal to the data enable DE0-DE9. Allows the high bits of SRAD6 and SRAD7 to be addressed.

이렇게 하면 제1 내지 제5메모리부(105) (105a-105d)에서 64개씨의 데이타를 2곳씩(즉 128) 순차적으로 선택하여 10번에 걸쳐서 인에이블하게 된다.In this way, 64 seeds of data are sequentially selected from each of the first to fifth memory units 105 (105a to 105d) (that is, 128) to be enabled ten times.

이러한 방법으로 1280개의 데이타가 1레벨로 감열기록헤드를 발열시키게 된다.In this way, 1280 pieces of data generate the thermal recording head at one level.

그리고 상기 반복횟수클럭(DECLK)이 10번 카운트에 도달되었을때 클리어하는 제2카운터부(101h)는 한번 카운트업(IP) 한다.The second counter unit 101h which clears when the repetition count clock DECLK reaches ten counts counts up once.

동일방법으로 상기 제1 내지 제 5 메모리부(105) (105a-105d)의 데이타(SDT0-SDT7)와 제 2 카운터부(101h)의 카운트값(CDT0-CDT7)을 제1 내지 제 5 데이타 처리부(106) (106a-106d)의 데이타 비교부(300)에서 비교하여 그 비교한 값으로 감열기록헤드를 또한번 발열시키게 된다.In the same manner, the first through the fifth data processing units store the data values SDT0-SDT7 of the first through fifth memory units 105 (105a-105d) and the count values (CDT0-CDT7) of the second counter unit 101h. (106) The data comparison section 300 of (106a-106d) compares and heats the thermal recording head further with the compared value.

이와같은 방법으로 제1 내지 제5메모리부(105) (105a-105d)에 있는 제5도와 같은 데이타(SDT0-SDT7)값과 제 2 카운터부(101h)의 카운트값(CDT0-CDT7) 256번을 비교하여 감열기록헤드를 발열시키게 되면 1280도트를 256레벨로 발열시킬 수 있게 된다.In this manner, the data (SDT0-SDT7) value as shown in FIG. 5 and the count value (CDT0-CDT7) of the second counter portion 101h in the first to fifth memory units 105 (105a to 105d). In comparison, when the thermal recording head is heated, it is possible to generate 1280 dots at 256 levels.

상기 제1카운터부(101h)의 카운트값(CDT0-CDT7)이 255일때 카운트 출력(Count)이 하이(H)로 되어 이것으로 프린트 시작신호(PST)에 의해 전체 발열동기신호(THT)가 하이에서 로우로 떨어지게 된다.When the count value CDT0-CDT7 of the first counter portion 101h is 255, the count output Count becomes high (H), which causes the entire heat generating synchronous signal THT to become high due to the print start signal PST. From low to low.

이 발열동기신호(THT)를 마이콤(100)에서 감지하여 다음 라인의 값을 제1 내지 제5메모리부(105) (105a-105d)에 다시 기록하게 된다.The exothermic synchronization signal THT is detected by the microcomputer 100 and the value of the next line is recorded again in the first to fifth memory units 105 (105a to 105d).

이와같은 방법으로 노랑, 빨강, 파랑색에 적용시키면 256×256×256가지의 가로 1280도트의 화상을 재현할 수 있게 된다.When applied to yellow, red, and blue in this way, it is possible to reproduce images of 256 x 256 x 256 horizontal 1280 dots.

이상에서 상세히 설명한 바와같이, 본 발명은 입력라인이 20개이고 1280도트를 128도트씩 10회에 나누어서 감열기록헤드를 구동시키므로써, 한 색당 농도발현이 256계조인 색을 재현할 수 있고, 또한 가로가 216mm가 되는 화상을 256*256*256가지로 재현할 수 있는 효과가 있다.As described in detail above, according to the present invention, the thermal recording head is driven by dividing 20 input lines and 1280 dots into 10 times of 128 dots, thereby reproducing a color having 256 gradations of color per color. Has the effect of reproducing 256 * 256 * 256 images of 216mm.

Claims

A buffer for dividing and buffering a microcomputer for controlling the overall system operation of the printer, a first latch means for latching a write address signal output from the micom, and 1280 dots of write data output from the micom into 256 pieces of data; First to fifth buffer means, control means for generating and outputting a read address signal and various control signals according to the print start signal of the micom, second latch means for latching a read address signal obtained from the control means, and the first Stores 256 write data buffered and output from the first to fifth buffer means in accordance with the write address signal through the first latch means, and sequentially stores the stored data according to the read address signal latched through the second latch means. First to fifth memory means for outputting, and a first selected by a control signal of the control means First to fifth data processing means for generating heat of the thermal recording head by receiving a total of 128 dots of 64 dots from the two memory means of the fifth memory means and inputting 1280 dots of 10 times each to 256 levels of heat generating data. Thermal recording head drive device of the printer including a.

2. The control means according to claim 1, wherein the control means combines and counts the clock signal CLK of a predetermined period input from the microcomputer to control signal A (B), read address signal SRAD0-SRAD7, and shift register drive clock signal. (CP), the first control signal generating means for generating the 64 clock signal 64CLK and the 64 count signal 64CNT, and the read address signal SRAD0-SRAD7 output from the first control signal generating means and Second control signal generating means for generating the latch synchronization signal LTHN, the number of times repetition clock DECLK, the read start signal STRN and its inversion enable signal BEO, and the reset signal RST; Count and decode the latch sync signal LTHN and the number of times repeat clock DECLK input from the second control signal generating means according to the print start signal PST inputted from the count value (CDT0-CDT7) and data. Enable signal DE0-DE9; And a third control signal generating means for generating a heat generating synchronization clock signal (THT) (THTN).

The first to fifth data processing means of claim 1, wherein the first to fifth data processing means includes the gint value CDT0-CDT7 generated by the third control signal generating means and the data SODT0-SODT7 output from the first memory means. And compares the data comparison means for outputting the resultant signal with the resultant signal of the data comparison means and the data enable signal DE0 (DE2) (DE5) (DE7) of the third control signal generating means. Logic combining means for outputting (DT0-DT3) and OR gate (OR2) for ORing data enable signals (DE2) (DE7) and (DE5) (DE7) generated from the third control generating means of the control means. OR3 and the output signal of the OR gate OR1 OR2 and the read address signal SRAD6 of the first control signal generating means in accordance with the heat generating synchronous clock signal THT of the third control signal generating means. Printer) characterized by comprising a data selection means for outputting A recording head drive system.

3. The third control signal generating means according to claim 2, wherein the third control signal generating means comprises: third counter means for counting the input repetition number clock signal DECLK with four bits, and an AND gate AND15 for and combining the four bit output signal of the third counter means. And a second counter means for counting the output signal of the AND gate AND17 and outputting an 8-bit count value (CDT0-CDT7), and a clock signal output after 8-bit counting of the second counter means. And a sixth flip-flop for inputting a print start signal (PST) to output a heat-synchronizing clock signal (THT) (THTN).