KR100250147B1

KR100250147B1 - Screen divide signal generator

Info

Publication number: KR100250147B1
Application number: KR1019970054205A
Authority: KR
Inventors: 정석우
Original assignee: 유무성; 삼성항공산업주식회사
Priority date: 1997-10-22
Filing date: 1997-10-22
Publication date: 2000-03-15
Also published as: KR19990032980A

Abstract

본 발명의 화면 분할 신호 발생기는, 적어도 두 영상 신호들을 처리하여 한 화면에 분할 표시하도록 제어하는 화면 분할 신호 발생기에 있어서, 제1 계수기, 제2 계수기 및 스위칭 소자를 포함한다. 제1 계수기는, 사용자로부터의 제1 분할 표시 명령이 발생되면, 상기 영상 신호들에 대한 픽셀 클럭 신호를 계수하여 제1 전환 시점에서 한 비트의 출력이 반전된다. 제2 계수기는, 사용자로부터의 제2 분할 표시 명령이 발생되면, 상기 픽셀 클럭 신호를 계수하여 제2 전환 시점에서 한 비트의 출력이 반전된다. 스위칭 소자는, 제2 분할 표시 명령이 발생되면 제2 계수기의 한 비트의 출력을, 그렇지 않으면 제1 계수기의 한 비트의 출력을 화면 분할 신호로서 발생시킨다.The screen split signal generator of the present invention includes a first counter, a second counter, and a switching element in a screen split signal generator for processing at least two image signals and controlling the split display on one screen. When the first split display command from the user is generated, the first counter counts the pixel clock signals for the image signals so that the output of one bit is inverted at the first switching time. When the second division display command from the user is generated, the second counter counts the pixel clock signal and inverts the output of one bit at the second switching time point. The switching element generates an output of one bit of the second counter when the second division display command is generated, and an output of one bit of the first counter as the screen division signal.

Description

Split screen signal generator

본 발명은 화면 분할 신호 발생기에 관한 것으로서, 상세하게는, 적어도 두 영상 신호들을 처리하여 한 화면에 분할 표시하도록 제어하는 화면 분할 신호 발생기에 관한 것이다.The present invention relates to a screen split signal generator, and more particularly, to a screen split signal generator for processing at least two image signals to be split and displayed on one screen.

도 1에는 일반적인 화면 분할 처리 시스템이 도시되어 있다. 도면을 참조하면, 일반적인 화면 분할 처리 시스템에는, 마이크로컴퓨터(11), 화면 분할 신호 발생기(12), 메모리 제어기(13) 및 메모리(14)가 마련되어 있다. 마이크로컴퓨터(11)는, 사용자로부터의 명령 신호에 따라 화면 분할 신호 발생기(12) 및 메모리 제어기(13)의 동작을 제어한다. 상기 사용자 명령의 예로서, 현재 영상 표시 명령, 영상 기억 명령, 기억 영상 표시 명령, 상하 반전 표시 명령 및 분할 표시 명령 등을 들 수 있다. 마이크로컴퓨터(11)는 사용자로부터 분할 표시 명령이 입력되면, 화면 분할 신호 발생기(12)를 통하여 화면 분할 신호를 메모리 제어기(13)에 입력시킨다. 이에 따라, 메모리 제어기(13)는 입력된 화면 분할 신호에 따라 메모리(4)로부터의 출력 영상 데이터를 제어한다. 예를 들어, 화면 분할 신호가 로우(Low) 상태인 동안에는 메모리(14)에 기억되었던 영상 데이터를 출력시키고, 하이(High) 상태인 동안에는 현재 입력되는 영상 데이터를 그대로 출력시킨다.1 illustrates a general screen division processing system. Referring to the drawings, in a general screen division processing system, a microcomputer 11, a screen division signal generator 12, a memory controller 13, and a memory 14 are provided. The microcomputer 11 controls the operation of the screen division signal generator 12 and the memory controller 13 in accordance with a command signal from the user. Examples of the user command include a current video display command, a video storage command, a stored video display command, an upside down display command, a split display command, and the like. When the split display command is input from the user, the microcomputer 11 inputs the split screen signal to the memory controller 13 through the split screen signal generator 12. Accordingly, the memory controller 13 controls the output image data from the memory 4 in accordance with the input screen division signal. For example, image data stored in the memory 14 is output while the screen split signal is in a low state, and image data currently being input is output as it is while in a high state.

도 2에는 종래의 화면 분할 신호 발생기가 도시되어 있다. 도면을 참조하면, 종래의 화면 분할 신호 발생기는, 한 계수기(21) 및 버퍼(22)로 되어 있다. 계수기(21)는, 상기 분할 표시 명령에 따른 제어 데이터(DATA)가 계수 제어 단자( U /

)에 입력되면, 상기 영상 신호에 대한 픽셀 클럭 신호(FCK)를 계수하여 일정한 전환 시점에서 한 비트의 출력이 반전된다. 예를 들어, 상기 영상 신호의 수평 화소 수가 768인 경우, 그 중간점을 기준으로 수직 분할하려면, 384 개의 픽셀 클럭 펄스들을 계수한 후 그 출력이 반전되는 화면 분할 신호(DIV)를 발생시켜야 한다. 10 비트 계수기인 경우, 9번째 출력 비트 Q₈은 출력 포트(Q₀, ..., Q₉)에 나타난 계수 데이터가 512일 때 하이(High) 상태로 전환된다. 따라서, 입력 포트(I₀, ..., I₉)로의 데이터(DSET)가 128이면, 9번째 출력 비트 Q₈은 384 개의 픽셀 클럭 펄스들을 계수한 후 그 출력이 반전된다. 9번째 출력 비트 Q₈은 반전기(Inverter, 22)에 연결되어 있으므로, 반전기(22)의 출력 신호인 화면 분할 신호는, 384 개의 픽셀 클럭 펄스들이 발생되는 동안 로우(Low) 상태이고, 그 이후 리셋 단자(RST)로의 수평 동기 신호(HD)가 발생될 때까지 하이(High) 상태이다.2 shows a conventional screen split signal generator. Referring to the drawings, a conventional screen division signal generator includes a counter 21 and a buffer 22. The counter 21 has a control data DATA according to the division display command.

U

Of

), The output of one bit is inverted at a predetermined switching time point by counting the pixel clock signal FCK for the video signal. For example, when the number of horizontal pixels of the image signal is 768, to divide vertically based on the midpoint, it is necessary to count 384 pixel clock pulses and generate a divided signal DIV whose output is inverted. In the case of a 10-bit counter, the ninth output bit Q ₈ transitions to a high state when the count data represented at the output ports Q ₀ , ..., Q ₉ is 512. Thus, if the data DSET to the input ports I ₀ , ..., I ₉ is 128, the ninth output bit Q ₈ counts 384 pixel clock pulses and then its output is inverted. Since the ninth output bit Q ₈ is connected to the inverter 22, the screen split signal, which is the output signal of the inverter 22, is low while 384 pixel clock pulses are generated. Thereafter, the signal is in a high state until the horizontal synchronization signal HD to the reset terminal RST is generated.

상기와 같은 종래의 화면 분할 신호 발생기는, 사용자로부터의 단일 분할 표시 명령에 따른 화면 분할 신호만을 발생시키므로, 영상 데이터의 출력 전환 시점이 고정되어 있다. 이에 따라, 화면 분할 영역이 고정되어, 다양한 화면 분할 기능을 실현할 수 없다.Since the conventional screen split signal generator generates only screen split signals in response to a single split display command from a user, the output switching time point of the video data is fixed. As a result, the screen division area is fixed, and various screen division functions cannot be realized.

본 발명이 이루고자 하는 목적은, 사용자로부터 선택 가능한 다중 분할 표시 명령에 따라 화면 분할 영역을 조정할 수 있는 화면 분할 신호 발생기를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a screen division signal generator capable of adjusting a screen division area according to a multi-division display command selectable by a user.

도 1은 일반적인 화면 분할 처리 시스템을 나타낸 블록도이다.1 is a block diagram illustrating a general screen division processing system.

도 2는 종래의 화면 분할 신호 발생기를 나타낸 도면이다.2 is a diagram illustrating a conventional screen split signal generator.

도 3은 본 발명의 일 실시예에 따른 화면 분할 신호 발생기를 나타낸 도면이다.3 is a diagram illustrating a screen split signal generator according to an exemplary embodiment of the present invention.

도 4는 도 3의 로딩 제어 신호 발생부에서 발생된 각 신호의 타이밍도이다.4 is a timing diagram of each signal generated by the loading control signal generator of FIG. 3.

도 5는 도 3의 수평 구동 신호 및 화면 분할 신호의 타이밍도이다.5 is a timing diagram of a horizontal driving signal and a screen division signal of FIG. 3.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

31...제1 계수기, 32...제2 계수기,31 ... first counter, 32 ... second counter,

33...로딩 제어 신호 발생부, 34...스위칭 소자,33 ... loading control signal generator, 34 ... switching element,

35...시프트 레지스터, 36...래치,35 ... shift register, 36 ... latch,

37, 333...반전기, 331...OR 게이트,37, 333 ... reverser, 331 ... OR gate,

332...D형 플립-플롭, 334...AND 게이트.332 ... D flip-flop, 334 ... AND gate.

상기 목적을 이루기 위한 본 발명의 화면 분할 신호 발생기는, 적어도 두 영상 신호들을 처리하여 한 화면에 분할 표시하도록 제어하는 화면 분할 신호 발생기에 있어서, 제1 계수기, 제2 계수기 및 스위칭 소자를 포함한다. 상기 제1 계수기는, 사용자로부터의 제1 분할 표시 명령이 발생되면, 상기 영상 신호들에 대한 픽셀 클럭 신호를 계수하여 제1 전환 시점에서 한 비트의 출력이 반전된다. 상기 제2 계수기는, 사용자로부터의 제2 분할 표시 명령이 발생되면, 상기 픽셀 클럭 신호를 계수하여 제2 전환 시점에서 한 비트의 출력이 반전된다. 상기 스위칭 소자는 상기 제2 분할 표시 명령이 발생되면 상기 제2 계수기의 상기 한 비트의 출력을, 그렇지 않으면 상기 제1 계수기의 상기 한 비트의 출력을 화면 분할 신호로서 발생시킨다. 이에 따라, 사용자로부터의 상기 제1 또는 제2 분할 표시 명령에 따라 서로 다른 화면 분할 영역이 형성될 수 있다.The screen split signal generator according to the present invention for achieving the above object comprises a first counter, a second counter and a switching element in a screen split signal generator for processing at least two image signals to be divided and displayed on one screen. When the first split display command from the user is generated, the first counter counts the pixel clock signals for the image signals and inverts one bit of output at the first switching time. When the second division display command from the user is generated, the second counter counts the pixel clock signal and inverts one bit of output at the second switching time point. The switching element generates an output of the one bit of the second counter when the second division display command is generated, and an output of the one bit of the first counter as the screen division signal. Accordingly, different screen division regions may be formed according to the first or second division display command from the user.

바람직하게는, 상기 계수기들은, 상기 영상 신호들에 대한 수평 동기 신호에 의하여 리셋된다. 제1 계수기로부터의 출력 데이터는, 상기 제2 계수기의 로딩 입력 포트에 인가된다. 한편, 상기 사용자로부터의 제2 분할 표시 명령이 발생되면, 한 펄스 신호를 발생시켜서, 상기 제2 계수기의 로딩 제어 단자에 인가하는 로딩 제어 신호 발생부를 더 포함한다. 여기서, 상기 제2 계수기는, 상기 로딩 제어 신호가 발생되면, 상기 로딩 입력 포트에 인가된 데이터를 초기값으로 하여 상기 픽셀 클럭 신호를 계수한다.Advantageously, said counters are reset by a horizontal synchronization signal for said video signals. Output data from the first counter is applied to the loading input port of the second counter. On the other hand, when the second divided display command from the user is generated, it further comprises a loading control signal generator for generating a pulse signal and applying to the loading control terminal of the second counter. Here, when the loading control signal is generated, the second counter counts the pixel clock signal by using data applied to the loading input port as an initial value.

이하 본 발명에 따른 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail.

도 3에는 본 발명의 일 실시예에 따른 화면 분할 신호 발생기가 도시되어 있다. 도면을 참조하면, 본 발명에 따른 화면 분할 신호 발생기는, 제1 계수기(31), 제2 계수기(32), 로딩 제어 신호 발생부(33) 및 스위칭 소자(34)를 포함한다. 제1 계수기(31)는, 상기 제1 분할 표시 명령에 따른 제1 제어 데이터(DATA1)가 입력되면, 상기 영상 신호들에 대한 픽셀 클럭 신호(FCK)를 계수하여 제1 전환 시점에서 한 비트(Q₀, ..., 및 Q₉중 어느 하나)의 출력이 반전된다. 제2 계수기(32)는, 상기 제2 분할 표시 명령에 따른 제2 제어 데이터(DATA2)가 입력되면, 상기 픽셀 클럭 신호(FCK)를 계수하여 제2 전환 시점에서 한 비트(Q₀, ..., 및 Q₉중 어느 하나)의 출력이 반전된다. 로딩 제어 신호 발생부(33)는, 상기 제2 분할 표시 명령에 따른 제2 제어 데이터(DATA2)가 입력되면, 한 펄스 신호를 발생시켜서 제2 계수기(32)의 로딩 제어 단자(LOAD)에 인가한다. 스위칭 소자(34)는 상기 제2 제어 데이터(DATA2)가 입력되면 제2 계수기(32)의 한 비트의 출력을, 그렇지 않으면 제1 계수기(31)의 한 비트의 출력을 화면 분할 신호(DIV)로서 발생시킨다. 이에 따라, 사용자로부터의 상기 제1 또는 제2 분할 표시 명령에 따라 서로 다른 화면 분할 영역이 형성될 수 있다. 참조 부호 35는, 상기 제2 제어 데이터(DATA2)를 병렬 데이터로 변환하기 위한 시프트 레지스터(Shift register), 36은 시프트 레지스터(36)로부터의 제2 제어 데이터(DATA2)를 일시 저장한 후, 상기 마이크로컴퓨터(도 1의 13)로부터의 스트로브 신호(STB)가 입력되면 저장된 데이터(DATA2)를 출력시키는 래치(Latch)를 가리킨다.3 illustrates a screen split signal generator according to an embodiment of the present invention. Referring to the drawings, the screen split signal generator according to the present invention includes a first counter 31, a second counter 32, a loading control signal generator 33, and a switching element 34. When the first control data DATA1 according to the first division display command is input, the first counter 31 counts the pixel clock signal FCK for the image signals so that one bit (at a first switching time) may be counted. The output of any one of Q ₀ , ..., and Q ₉ is inverted. The second counter 32, when the second control data DATA2 according to the second division display command is input, counts the pixel clock signal FCK so that one bit Q ₀ , ... And any of Q ₉ ) is inverted. When the second control data DATA2 according to the second division display command is input, the loading control signal generator 33 generates one pulse signal and applies it to the loading control terminal LOAD of the second counter 32. do. The switching element 34 outputs one bit of the second counter 32 when the second control data DATA2 is input, and outputs one bit of the first counter 31 when the second control data DATA2 is inputted. Occurs as. Accordingly, different screen division regions may be formed according to the first or second division display command from the user. Reference numeral 35 denotes a shift register for converting the second control data DATA2 into parallel data, and 36 denotes temporarily storing the second control data DATA2 from the shift register 36. When the strobe signal STB from the microcomputer (13 in Fig. 1) is inputted, it indicates a latch for outputting the stored data DATA2.

계수기들(31, 32)은, 상기 영상 신호들에 대한 수평 동기 신호(HD)에 의하여 리셋된다. 제1 계수기(31)의 출력 포트(Q₀, ..., Q₉)로부터의 데이터는, 제2 계수기(32)의 로딩 입력 포트(I₀, ..., I₉)에 인가된다. 제2 계수기(32)는, 로딩 제어 단자(LOAD)에 신호가 입력되면, 로딩 입력 포트(I₀, ..., I₉)에 인가된 데이터를 초기값으로 하여 픽셀 클럭 신호(FCK)를 계수한다.Counters 31 and 32 are reset by the horizontal synchronizing signal HD to the image signals. Data from the output ports Q ₀ ,..., Q ₉ of the first counter 31 is applied to the loading input ports I ₀ ,..., I _{9 of} the second counter 32. When the signal is input to the loading control terminal LOAD, the second counter 32 sets the pixel clock signal FCK to the initial value of the data applied to the loading input ports I ₀ ,..., I ₉ . Count.

상기 제1 분할 표시 명령에 따른 제1 제어 데이터(DATA1)가 입력된 경우의 동작은 다음과 같다. 제1 계수기(31)는 제1 제어 데이터(DATA1)가 계수 제어 단자( U /

)에 입력되면, 픽셀 클럭 신호(FCK)를 계수하여 일정한 전환 시점에서 한 비트의 출력이 반전된다. 예를 들어, 10 비트 계수기인 경우, 368 번째 화소의 지점에서 수직 분할하려면, 입력 포트(I₀, ..., I₉)의 144의 데이터(DSET)가 로딩된 상태에서 9번째 출력 비트 Q₈을 선택하면 된다. 9번째 출력 비트 Q₈은 반전기(37)에 연결되어 있으므로, 반전기(37)의 출력 신호는, 368 개의 픽셀 클럭 펄스들이 발생되는 동안 로우(Low) 상태이고, 그 이후 리셋 단자(RST)로의 수평 동기 신호(HD)가 발생될 때까지 하이(High) 상태이다. 스위칭 소자(34)는 제어 입력 단자에 펄스 신호가 입력될 때까지 반전기(37)의 출력 신호를 화면 분할 신호로서 출력시킨다.An operation when first control data DATA1 according to the first division display command is input is as follows. In the first counter 31, the first control data DATA1 includes a coefficient control terminal (

U

Of

), The output of one bit is inverted at a constant switching time by counting the pixel clock signal FCK. For example, in the case of a 10-bit counter, to vertically split at the point of the 368th pixel, the 9th output bit Q with 144 data DSET of the input ports I ₀ , ..., I ₉ loaded. _You can select ₈ . Since the ninth output bit Q ₈ is connected to the inverter 37, the output signal of the inverter 37 is low while 368 pixel clock pulses are generated, after which the reset terminal RST is applied. It is high until the horizontal synchronization signal HD of the furnace is generated. The switching element 34 outputs the output signal of the inverter 37 as a screen division signal until a pulse signal is input to the control input terminal.

상기 제2 분할 표시 명령에 따른 제2 제어 데이터(DATA2)가 입력된 경우의 동작은 다음과 같다. 여기서, 제2 제어 데이터(DATA2)는 8 비트의 데이터로서, 제 7 또는 제8 비트가 분할 명령 비트로 할당된다. 상기 제7 비트는 역방향 주사(scan) 모드에서, 그리고 제8 비트는 정방향 주사 모드에서 사용된다. 이러한 경우, 화면 분할에 관련된 제7 또는 제8 비트를 추출하는 것이 필요하다. 이를 위하여 시프트 레지스터(35) 및 래치(36)가 마련되어 있다. 시프트 레지스터(35)의 직렬 입력 단자(SI)에 입력된 8 비트의 제2 제어 데이터(DATA2)는 그 출력 포트(Q₀, ..., Q₇)에 병렬 로딩된다. 래치(36)에서는 스트로브 신호(STB)에 따라 제2 제어 데이터(DATA2)가 그 출력 포트(Q₀, ..., Q₇)에 로딩된다.An operation when the second control data DATA2 according to the second division display command is input is as follows. Here, the second control data DATA2 is eight bits of data, and the seventh or eighth bits are allocated as the split command bits. The seventh bit is used in the reverse scan mode, and the eighth bit is used in the forward scan mode. In this case, it is necessary to extract the seventh or eighth bits related to the screen division. For this purpose, a shift register 35 and a latch 36 are provided. The 8-bit second control data DATA2 input to the serial input terminal SI of the shift register 35 is loaded in parallel to its output ports Q ₀ ,..., Q ₇ . In the latch 36, the second control data DATA2 is loaded into the output ports Q ₀ ,..., Q ₇ in accordance with the strobe signal STB.

도 4에는 도 3의 로딩 제어 신호 발생부(33) 내에서 각 지점에 대한 파형이 도시되어 있다. 래치(36)의 제7 출력 단자 Q₆에 펄스 신호가 발생되면, OR 게이트(331)의 출력 신호 V_A는 하이(High) 상태가 된다. 이 신호 V_A는 D형 플립-플롭(D type flip-flop, 332) 의 D 입력 단자 및 스위칭 소자(34)의 제어 단자에 인가된다. D형 플립-플롭(332)에 입력된 신호 V_A는 다음 픽셀 클럭 신호(FCK)가 인가될 때까지 지연된 후, Q 단자를 통하여 신호 V_B로서 출력된다. 신호 V_B는 반전기(333)를 통하여 반전되어 신호 V_C로서 나타난다. 이에 따라, AND 게이트(334)의 출력 신호 V_D에서는 상기 신호 V_A의 반전 시점에서 한 펄스가 발생된다.FIG. 4 shows waveforms for each point in the loading control signal generator 33 of FIG. 3. When a pulse signal is generated at the seventh output terminal Q ₆ of the latch 36, the output signal V _A of the OR gate 331 is in a high state. This signal V _A is applied to the D input terminal of the D type flip-flop 332 and the control terminal of the switching element 34. The signal V _A input to the D-type flip-flop 332 is delayed until the next pixel clock signal FCK is applied, and then output as a signal V _B through the Q terminal. Signal V _B is inverted through inverter 333 and appears as signal V _C. Accordingly, in the output signal V _D of the AND gate 334, one pulse is generated at the inversion point of the signal V _A.

AND 게이트(334)의 출력 신호 V_D는 제2 계수기(32)의 로딩 제어 단자(LOAD)에 인가되어, 제1 계수기(31)로부터의 출력 데이터를 로딩시킨다. 또한, 래치(36)의 제7 출력 단자 Q₆로부터 제2 계수기(32)의 계수 제어 단자( U /

)에 펄스 신호가 인가된다. 이에 따라, 제2 계수기(32)는 로딩된 데이터를 포함하여 픽셀 클럭 신호(FCK)를 계수하므로, 해당되는 수평 주사 기간 동안에도 설정된 시점에서 수직 분할 표시가 수행될 수 있다. 스위칭 소자(34)는 상기 신호 V_A가 인가됨에 따라, 제2 계수기(32)로부터의 입력 신호를 화면 분할 신호로서 출력시킨다.The output signal V _D of the AND gate 334 is applied to the loading control terminal LOAD of the second counter 32 to load the output data from the first counter 31. Further, the coefficient control terminal of the second counter 32 from the seventh output terminal Q ₆ of the latch 36 (

U

Of

Pulse signal is applied. Accordingly, since the second counter 32 counts the pixel clock signal FCK including the loaded data, the vertical division display may be performed at a set time even during the corresponding horizontal scanning period. As the signal V _A is applied, the switching element 34 outputs an input signal from the second counter 32 as a screen division signal.

도 5에는 도 3의 수평 구동 신호(HD) 및 화면 분할 신호(DIV1, DIV2)의 타이밍도이다. 도면을 참조하면, 스위칭 소자(34)는 OR 게이트(331)로부터의 제어 신호 V_A가 인가되기 전에는 반전기(37)의 출력 신호를 화면 분할 신호(DIV1)로서 선택한다. 또한, 상기 제어 신호 V_A가 인가된 후에는 제2 계수기(32)로부터의 출력 신호를 화면 분할 신호(DIV2)로서 선택한다. 이와 같이 화면 분할 신호(DIV1 및 DIV2)의 파형이 변화됨으로써 서로 다른 화면 분할 영역이 형성된다.5 is a timing diagram of the horizontal driving signal HD and the screen division signals DIV1 and DIV2 of FIG. 3. Referring to the figure, the switching element 34 selects the output signal of the inverter 37 as the screen division signal DIV1 before the control signal V _A from the OR gate 331 is applied. After the control signal V _A is applied, the output signal from the second counter 32 is selected as the screen division signal DIV2. As such, the waveforms of the screen division signals DIV1 and DIV2 are changed to form different screen division regions.

이상 설명된 바와 같이 본 발명에 따른 화면 분할 신호 발생기에 의하면, 사용자로부터 선택 가능한 다중 분할 표시 명령에 따라 화면 분할 영역이 조정되게 하므로, 다양한 화면 분할 기능을 실현할 수 있다.As described above, according to the screen split signal generator according to the present invention, the screen split area is adjusted according to a multi-split display command selectable by the user, thereby realizing various screen split functions.

본 발명은 상기 실시예에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.

Claims

In the screen split signal generator for processing at least two video signals to control the split display on one screen,

A first counter for counting a pixel clock signal for the image signals when the first split display command from the user is generated and inverting one bit of output at a first switching time point;

A second counter for counting the pixel clock signal and inverting one bit of output at a second switching time point when a second split display command from a user is generated; And

A switching element for generating an output of the one bit of the second counter when the second division display command is generated, and an output of the one bit of the first counter as a screen division signal; Split signal generator.

The method of claim 1, wherein the counters,

And a reset signal generated by the horizontal synchronization signal with respect to the image signals.

The method of claim 1, wherein the output data from the first counter,

And a screen split signal generator applied to the loading input port of the second counter.

The method of claim 3,

And a loading control signal generator for generating one pulse signal and applying the same to the loading control terminal of the second counter when the second division display command from the user is generated.

The method of claim 4, wherein the second counter,

And when the loading control signal is generated, counting the pixel clock signal by using data applied to the loading input port as an initial value.