KR930001923B1 - Interface circuit between pc and its other device - Google Patents

Interface circuit between pc and its other device Download PDF

Info

Publication number
KR930001923B1
KR930001923B1 KR1019900017248A KR900017248A KR930001923B1 KR 930001923 B1 KR930001923 B1 KR 930001923B1 KR 1019900017248 A KR1019900017248 A KR 1019900017248A KR 900017248 A KR900017248 A KR 900017248A KR 930001923 B1 KR930001923 B1 KR 930001923B1
Authority
KR
South Korea
Prior art keywords
data
peripheral device
signal
port
interface
Prior art date
Application number
KR1019900017248A
Other languages
Korean (ko)
Other versions
KR920008604A (en
Inventor
김대영
Original Assignee
주식회사 금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 이헌조 filed Critical 주식회사 금성사
Priority to KR1019900017248A priority Critical patent/KR930001923B1/en
Publication of KR920008604A publication Critical patent/KR920008604A/en
Application granted granted Critical
Publication of KR930001923B1 publication Critical patent/KR930001923B1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

The data interface circuit communicates data between a personal computer and peripheral equipments using a direct memory access (DMA) method and communication program in parallel. The circuit includes a PC bus connector (100) for connecting the circuit to PC buses, a peripheral equipment connector (200) for connecting the circuit to peripheral equipments, an adaptor (300) for relaying data between a PC and the peripheral equipment connector (200), a dip switch (120) for setting DMA channel, a comparator (130) for generating and transmitting chip selection signal to the adaptor when I/O memory address is identical with a code set by the dip switch (120), a buffer (210) for deciding data transmission direction between the connector (200) and the adaptor (300), and a flip-flops (FF1,FF2) for processing request signals and acknowledge signals.

Description

피씨와 주변기기간의 인터페이스회로Interface circuit between PC and peripheral device

제1도는 본 발명 피씨와 주변기기간의 인터페이스회로 적용 위치를 보인 블록도.1 is a block diagram showing the application position of the interface circuit between the PC and the peripheral device of the present invention.

제2도는 본 발명 피씨와 주변기기간의 인터페이스회로도.2 is an interface circuit diagram of the PC and the peripheral device of the present invention.

제3도는 본 발명에서 운용되는 버스 페이즈 신호흐름도.3 is a bus phase signal flow diagram operating in the present invention.

제4도 내지 제7도는 제3도의 각 단계에서 각각의 제어신호에 대한 타이밍도.4 to 7 are timing diagrams for respective control signals in each step of FIG.

제8도는 제2도에서 인터페이스용 어댑터(300)의 칩 선택번호인에이블 타이밍도.8 is a chip selection number of the adapter 300 for the interface in FIG. Enable timing diagram.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 피씨버스 110, 210 : 버퍼100: PCBUS 110, 210: Buffer

120 : 딥스위치 130 : 비교기120: dip switch 130: comparator

200 : 주변기기접속기 210 : 버퍼200: peripheral device connector 210: buffer

300 : 인터페이스용 어댑터 FF1, FF2 : 플립플롭300: Interface adapter FF1, FF2: Flip-flop

AD1-AD7 : 앤드게이트 NR1, NR2 : 노아게이트AD1-AD7: AND gate NR1, NR2: Noah gate

I1, I4 : 인버터I1, I4: Inverter

본 발명은 피씨(Personal Computer : PC)와 그 피씨의 주변장치와의 인터페이스에 관한 것으로, 특히 디엠에이(Direct Memory/Access : DMA) 전송과 소프트웨어적인 데이터전송을 병행할 수 있도록 한 피씨와 주변기기의 인터페이스회로에 관한 것이다.The present invention relates to an interface between a PC and a peripheral device of the PC. In particular, the present invention relates to a PC and a peripheral device capable of performing both a Direct Memory / Access (DMA) transfer and a software data transfer. It relates to an interface circuit.

일반적으로 피씨와 주변기기와의 인터페이스 방식에는 에스씨에스아이(Small Computer System Interface : SCSI)와 지피아이비(General Purpose Interface : GPIB) 등으로 대별된다.In general, the interface between PCs and peripherals is roughly classified into Small Computer System Interface (SCSI) and General Purpose Interface (GPIB).

이와 같은 인터페이스방식들은 주변기기와 피씨 각각에 별도의 인터페이스용 어댑터를 요구하고 있으며, 특히 에스씨에스아이인 경우에는 에스씨에스아이 콘트롤러라는 별도의 하드웨어를 필요로 하고, 아이비엠 피씨버스에 부합될 수 있도록 하는 하드웨어 등을 필요로 한다.These interface methods require separate interface adapters for peripheral devices and PCs. Especially, in case of SCS I, a separate hardware called SCS controller is required, and the hardware can be compatible with IBMC PC bus. Etc. are required.

그런데, 종래 기술중에서 가장 대표적인 인터페이스 방식에 사용되는 에스씨에스아이 지원용 어댑터의 콘트롤러는 가격이 비싸고, 아이비엠피씨에는 적합하지 않은 오버 디자인(Over Design)의 면모가 많다.By the way, the controller of the SSI support adapter used in the most representative interface method in the prior art is expensive, there are many aspects of the over design that is not suitable for the IBMP.

또한, 주변장치에서 호스트 컴퓨터로 데이터를 전송할 경우 디엠에이 한가지 방법만 채택하고 있어 피씨의 중앙처리장치에서 신속하게 처리할 적은 분량의 데이터에 대한 별도의 처리방법이 없어 주변기기와 원활히 통신할 수 없게 되는 문제점이 있었다.In addition, when transferring data from a peripheral device to a host computer, only one method of DM is adopted, so there is no separate processing method for a small amount of data to be processed quickly in the central processing unit of the PC, thereby preventing communication with the peripheral device. There was a problem.

본 발명은 이와 같은 문제점을 해결하기 위하여 한대의 피씨에 여러대의 주변기기를 연결하여 사용함에 있어서, 주변기기와 피씨간의 많은 양의 데이터는 디엠에이 방식으로 전송하고, 호스트 컴퓨터의 중앙처리 장치에서 신속하게 처리해야 할 소량의 데이터는 소프트웨어적으로 통신할 수 있게 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve this problem, the present invention connects several peripherals to a single PC, and transmits a large amount of data between the peripheral device and the PC in a DM system and quickly processes them in a central processing unit of the host computer. The small amount of data to be created is designed to communicate in software, which will be described in detail with reference to the accompanying drawings.

제1도는 본 발명 피씨와 주변기기간의 인터페이스회로 적용위치를 보인 블록도이며, 제2도는 본 발명 피씨와 주변기기간의 인터페이트회로도로서 이에 도시한 바와 같이, 피씨의 데이터 및 각종 제어신호의 루프로 제공되는 피씨버스(100)와, 주변기기의 데이터 및 각종 제어신호를 받아들이는 주변기기 접속기(200)와, 상기 피씨버스(100)를 통해 피씨의 중앙처리장치와 명령 및 데이터를 교환하고, 상기 주변기기 접속기(200)와 데이터 및 제어신호를 교환하는 인터페이스용 어댑터(300)와, 상기 주변기기 접속기(200)와 피씨버스(100) 사이의 데이터 흐름을 결정해 주는 버퍼(110)와, 사용자의 디엠에이 채널 세팅을 받아들이는 딥 스위치(120)와, 상기 딥(120)에서 세팅된 값과 입출력 메모리 어드레스를 비교하여 같을때 상기 인터페이스용 어댑터(300)에 칩 선택신호를 제공하는 비교기(130)와, 상기 주변기기 접속기(200)와 인터페이스용 어댑터(300)간의 데이터 흐름방향을 양방향성 버퍼(210)와, 데이터 전송의 기준신호인 요구신호, 인지신호및 핸드쉐이크(Hand Shake)를 위한 플립플롭(FF1, FF2)과, 기타 각종 제어신호 발생을 위한 앤드게이트(AD1-AD7), 오아게이트(OR1, OR2), 인버터(I1-I4), 노아게이트(NR1)로 구성하였다.FIG. 1 is a block diagram showing the application position of the interface circuit between the PC and the peripheral device of the present invention. FIG. 2 is an interface circuit diagram between the PC and the peripheral device of the present invention. The PC bus 100, a peripheral device connector 200 that receives data and various control signals of the peripheral device, and exchanges commands and data with the central processing unit of the PC through the PC bus 100, and the peripheral device connector 200 Interface adapter 300 for exchanging data and control signals, a buffer 110 for determining data flow between the peripheral device 200 and the PC bus 100, and a user's DM channel setting. When the dip switch 120 to be received and the value set in the dip 120 are compared with the input / output memory address, the chip selection signal to the interface adapter 300 is the same. number Comparator 130 for providing a data flow direction between the peripheral connector 200 and the interface adapter 300, the bidirectional buffer 210 and the request signal as a reference signal of the data transmission Acknowledgment And flip-flops FF1 and FF2 for hand shake, and AND gates AD1-AD7, OA gates OR1 and OR2 for generating various control signals, inverters I1-I4, and noah gates. (NR1).

제3도는 본 발명에서 운용되는 버스 페이즈(Phase) 신호 흐름도이고, 제4도 내지 제7도는 제3도 각 단계에서의 각각의 제어신호에 대한 타이밍도이며, 제8도는 제2도에서 인터페이스용 어댑터(300)의 칩 선택신호() 인에이블 타이밍도로서 이들을 참조하여 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.FIG. 3 is a flowchart of a bus phase signal used in the present invention, and FIGS. 4 to 7 are timing charts for respective control signals in each step of FIG. 3, and FIG. 8 is for interface in FIG. Chip select signal of the adapter 300 ( Referring to these as an enable timing diagram, the operation and effects of the present invention will be described in detail as follows.

제2도와 같이 구성된 본 발명의 인터페이스회로는 피씨의 입출력 확장슬롯에 장착되는 것으로 피씨의 중앙처리장치가 입출력기기에 대한 억세스시 동작하게 되는데, 입출력 메모리의 어드레스가 딥스위치(120)상에 세팅된 값과 같을 때 인터페이스용 어댑터(300)가 인에이블된다.The interface circuit of the present invention configured as shown in FIG. 2 is mounted on the expansion slot of the PC so that the central processing unit of the PC operates when accessing the input / output device. The address of the input / output memory is set on the dip switch 120. When equal to the value, the adapter 300 for the interface is enabled.

즉, 피씨버스(100)상에서 출력되는 어드레스(A2-A9)중 어드레스(A2-A9)에 해당되는 비트가 상기 딥 스위치(120)상에서 사용자에 의해 세팅된 값과 같을 때 상기 인터페이스용 어댑터(300)의 칩 선택신호가 인에이블된다.That is, when the bit corresponding to the address A2-A9 among the addresses A2-A9 output on the PC bus 100 is equal to the value set by the user on the dip switch 120, the interface adapter 300 ) Chip select signal Is enabled.

상기 피씨버스(100)의 나머지 어드레스(A0, A1)는 상기 인터페이스용 어댑터(300)의 포트(A, B, C) 선택용으로 사용되는데, 상기 인터페이스용 어댑터(300)를 0300-0303(헥사)에 할당한다면 상기 딥스위치(120)의 접점(C1, C2)만 개방시키고, 접점(C3-C8)을 단락시키면 된다.The remaining addresses A0 and A1 of the PC bus 100 are used to select ports A, B and C of the adapter 300 for the interface, and the adapter 300 for the interface 300 is 0300-0303 (hexa). ), Only the contacts C1 and C2 of the dip switch 120 are opened, and the contacts C3-C8 are short-circuited.

따라서 입출력 메모리 어드레스 0300H3은 상기 인터페이스용 어댑터(300)의 포트A, 030H은 포트 B, 0302H는 포트 C, 030H3은 포트제어어드레스로 사용된다.Therefore, the input / output memory address 0300H3 is used as port A, 030H is port B, 0302H is port C, and 030H3 is used as a port control address of the adapter 300 for the interface.

즉, 피씨의 중앙처리장치에서 본 발명의 하드웨어를 제어하고자 할 때는 상기 딥스위치(120)에 세팅된 어드레스와 입, 출력 리드/라이트 신호를 이용하면 된다.That is, when the PC of the present invention intends to control the hardware of the present invention, the address, input and output read / write signals set in the dip switch 120 are used. You can use

한편, 스위치(SW1-SW3)는 피씨의 사용자에 의해 세팅되는 것으로 각각의 스위치에서 한 개의 접점만이 단락될 수 있다.On the other hand, the switches SW1-SW3 are set by the user of the PC, and only one contact point may be shorted at each switch.

상기 인터페이스용 어댑터(300)에서 포트(A)와 포트(C)의 상위 4비트는 모드 2(포트 A는 양방향성, 포트 C는 포트 A에 대한 제어 포트)이고, 포트(B, C)의 상위 4비트는 모드 0(포트 B, C 모두 사용자 입출력 모드)로 설정되는 것을 토대로 설계 하였다.In the interface adapter 300, the upper four bits of port A and port C are mode 2 (port A is bidirectional, port C is a control port for port A), and the upper bits of ports B and C. The 4 bits are designed based on the mode being set to mode 0 (both port B and port C).

제1스텝(S1)의 버스 프리(Bus Free)상태는 주변기기의 접속기(200)의 머신포트(M), 제어신호/데이터포트(C/D), 입출력포트(I/D), 비지포트(BUSY)가 모두 고전위상태로서 이때는 인터페이스용 어댑터(300)와 주변기기 접속기(200) 사이의 버스가 액티브되어 있지 않는 단계이며, 이 상태에서는 호스트 피씨가 주변기기를 사용하고 있지 않은 상태이다.The bus free state of the first step S1 includes the machine port M, the control signal / data port C / D, the input / output port I / D, and busy port of the connector 200 of the peripheral device. BUSY) is a high potential state, and at this time, the bus between the interface adapter 300 and the peripheral connector 200 is not active, and in this state, the host PC is not using a peripheral device.

한편, 제2스텝(S2)은 호스트 피씨가 주변기기를 사용하기 위해 펼치는 단계로서 이 단계를 성공적으로 마쳐야만 다른 단계로 갈 수 있는데, 이 스텝의 수행과정을 제4도를 참조하여 설명한다.On the other hand, the second step (S2) is a step that the host PC unfolds to use the peripheral device can be moved to another step only after successfully completing this step, the process of performing this step will be described with reference to FIG.

이 스텝(S2)에서 머신포트(M), 제어신호/데이터포트(C/D), 입출력포트(I/O)는 모두 고전위가 인가되는 상태로서 호스트 컴퓨터의 중앙처리장치는 피씨버스(100)를 통해 선택할 주변기기의 식별데이터(ID)를 인터페이스용 어댑터(300)의 포트(PA0-PA7)에 라이트하며, 이때 상기 인터페이스용 어댑터(300)의 특성에 의해 포트(IBFA : Input Buffer Full)는 액티브되지만 데이터는 그 포트(PA0-PA7) 외부로 출력되지 않는다.In this step S2, the machine port M, the control signal / data port C / D, and the input / output port I / O are all applied with high potentials. Identifies the identification data (ID) of the peripheral device to select through the port (PA0-PA7) of the adapter 300 for the interface, wherein the port (IBFA: Input Buffer Full) by the characteristics of the adapter 300 for the interface Active, but no data is output outside that port (PA0-PA7).

이어서 상기 호스트 컴퓨터의 중앙처리장치는 인터페이스용 어댑터(300)의 선택포트(PC2)를 액티브시키게 되고, 이 동작에 의해 인버터(I1)에서 저전위가 출력되므로 주변기기 접속기(200) 선택포트가 액티브되며, 앤드게이트(AD6)에서 저전위가 출력되어 상기 인터페이스용 어댑터(300)의 인지포트(PC6)가 액티브된다.Subsequently, the central processing unit of the host computer activates the selection port PC2 of the adapter 300 for the interface, and the low potential is output from the inverter I1 by this operation. Is activated, and the low potential is output from the AND gate AD6 to activate the recognition port PC6 of the interface adapter 300.

상기 인지포트(PC6)가 저전위로 되면 소정시간(300ns)후, 인터페이스용 어댑터(300)에 라이트된 주변기기의 식별데이터(ID)가 그 인터페이스용 어댑터(300)의 포트(PA0-PA7)에 출력되는데, 이때 앤드게이트(AD3)에서 저전위가 출력되므로 그 식별데이터(ID)는 양방향성 버퍼(210)를 통해 상기 주변기기 접속기(200)의 포트(HD0-HD7)에 제공된다.When the recognition port PC6 becomes low potential, after a predetermined time (300 ns), the identification data ID of the peripheral device written in the adapter 300 for the interface is output to the ports PA0-PA7 of the adapter 300 for the interface. In this case, since the low potential is output from the AND gate AD3, the identification data ID is provided to the ports HD0-HD7 of the peripheral connector 200 through the bidirectional buffer 210.

이와 같이 호스트 컴퓨터의 중앙처리장치와 주변기기의 연결버스상에 주변기기의 식별데이터(ID)가 출력되어 있고, 주변기기 접속기(200)의 선택포트가 저전위로 액티브되어 있으면 상기 주변기기 접속기(200)에 접속된 주변기기는 현재 선택단계임을 감지하고 상기 식별데이터(ID)가 자신의 것과 동일하면 비지신호를 저전위에 출력한다.In this way, the identification data (ID) of the peripheral device is output on the connection bus between the central processing unit and the peripheral device of the host computer, and the selection port of the peripheral device connector 200 is provided. Is activated at a low potential, the peripheral device connected to the peripheral device 200 detects that it is currently selected, and if the identification data ID is the same as its own busy signal Output at low potential.

따라서 상기 호스트 컴퓨터의 중앙처리장치는 상기 인터페이스용 어댑터(300)의 포트(PB3)에 배정된 비지신호를 리드하여 액티브되는지를 판단하게 되는데, 만약 비지신호가 정해진 시간내에 액티브되지 않으면 타임아웃 처리한다.Therefore, the CPU of the host computer receives the busy signal assigned to the port PB3 of the adapter 300 for the interface. To determine if it is active. If is not active within the specified time, timeout is processed.

그러나 상기에서 중앙처리장치는 비지신호가 정해진 시간내에 저전위로 액티브됨을 감지하면 그동안 액티브 상태에 있던 선택신호를 인액티브(Inactive)시키게 되며, 이에 의해 상기 인버터(I1)의 출력인 주변기기 접속기(200)의 선택신호가 고전위로 인액티브되는 동시에, 이는 앤드게이트(AD6)를 통해 인터페이스용 어댑터(300)의 인지신호포트(PC6)를 액티브시키게 되므로 그의 포트(PA0-PA7)에서 출력되던 주변기기 식별데이터(ID)의 출력이 정지되며, 이때 버퍼(210)의 데이터 전송방향은 상기 주변기기 접속기(200)의 선택포트가 고전위상태이므로 주변기기에서 송출하는 입출력포트(I/O)신호에 의해 결정된다.However, the CPU is busy signal in the above. Detects that the signal is active at low potential within the specified time, the selection signal that has been active Inactive (Inactive), thereby the selection signal of the peripheral connector 200 that is the output of the inverter (I1) Is activated at high potential, and this activates the acknowledgment signal port PC6 of the adapter 300 for the interface through the AND gate AD6, so that the peripheral identification data ID outputted from its port PA0-PA7 is activated. The output is stopped, and the data transmission direction of the buffer 210 is selected port of the peripheral connector 200 Since is a high potential state, it is determined by the input / output port (I / O) signal sent from the peripheral device.

한편, 명령 스텝인 제3스텝(S3)의 수행과정을 살펴보면 다음과 같다.Meanwhile, the execution process of the third step S3, which is the command step, is as follows.

선택단계를 종료한 주변기기는 머신포트(M) 및 제어신호/데이터포트(C/D)에 저전위, 입출력포트(I/O)에 고전위를 출력하게 되는데, 이는 명령어 단계버스신호로 송출되고, 호스트 컴퓨터에 대해 명령어 1바이트에 대한 요구로써 요구포트에 저전위를 출력한다.The peripheral device that has completed the selection phase outputs low potential to the machine port (M) and control signal / data port (C / D) and high potential to the input / output port (I / O). Port as a request for one byte of command to the host computer Output low potential to.

이에 따라 D형 플립플롭(FF2)의 클리어단자에 고전위가 제공되는 동시에 앤드게이트(AD2)에서 상승에지신호가 출력되어 D형 플립플롭(FF1)의 클럭신호로 제공된다.Accordingly, the clear terminal of the D flip-flop (FF2) A rising edge signal is output from the AND gate AD2 and provided as a clock signal of the D flip-flop FF1.

이로인해 상기 플립플롭(FF1)의 출력단자(Q)에서 고전위가 출력되므로 피씨버스(100)의 인터럽트 요구포트(IRQ)가 액티브되고, 호스트 컴퓨터의 중앙처리장치에 인터럽트가 발생된다.As a result, since the high potential is output from the output terminal Q of the flip-flop FF1, the interrupt request port IRQ of the PC bus 100 is activated, and an interrupt is generated in the central processing unit of the host computer.

이와 같이 호스트 컴퓨터는 자신의 중앙처리장치에 인터럽트가 발생되면 인터페이스용 어댑터(300)의 포트(PB0-PB3)를 리드하여 버스단계가 선택단계로 판명되면, 1바이트의 명령어를 상기 인터페이스용 어댑터(300)의 포트(PA0-PA7)에 라이트한다.In this way, when the host computer interrupts the CPU, the host computer reads the ports PB0-PB3 of the adapter 300 for the interface. Write to the port (PA0-PA7) of 300).

이때, 입출력라이트포트가 저전위상태이므로 플립플롭(FF1)이 클리되어 있어 피씨버스(100)의 인터럽트 요구포트(IRQ3, IRQ5, IRQ7)에 저전위의 디스에이블 신호가 인가되고, 인터페이스용 어댑터(300)의 포트(OBFA : Output Buffer Full)가 저전위로 액티브되어 있으므로 플립플롭(FF2)의 출력단자에 저전위가 출력되며, 이로인해 상기 주변기기 접속기(200)의 인지포트및 인터페이스용 얻배터(300)의 인지포트에 저전위가 제공된다.At this time, input / output light port Is a low potential state, the flip-flop FF1 is clicked so that the low potential disable signal is applied to the interrupt request ports IRQ3, IRQ5, and IRQ7 of the PC bus 100, and the port of the interface adapter 300 ( OBFA: Output Buffer Full) is active at low potential, so the output terminal of the flip-flop (FF2) Low potential is output to the recognition port of the peripheral device connector 200 due to this And recognition ports of the getter 300 for the interface Low potential is provided at.

따라서, 이전 과정에서 상기 인터페이스용 어댑터(300)의 포트(PA0-PA7)에 라이트된 1바이트의 명령어가 버퍼(210)를 통해 상기 주변기기 접속기(200)로 출력된다.Therefore, the command of 1 byte written in the port PA0-PA7 of the adapter 300 for the interface is output to the peripheral connector 200 through the buffer 210 in the previous process.

이후, 주변기기는 주변기기 접속기(200)의 인지포트가 저전위로 액티브되는 것을 인지한 시점에서 소정기간(300㎱)이상 기다린 후, 상기 인터페이스용 어댑터(300)를 통해 입력되는 데이터 버스상의 명령어 데이터를 리드하고 주변기기 접속기(200)의 요구포트를 고전위로 인액티브 시킨다.Thereafter, the peripheral device is a recognition port of the peripheral device connector 200. Waits for a predetermined period (300 ms) or more at the time when it is activated at low potential, reads command data on the data bus input through the interface adapter 300, and requests port of the peripheral device connector 200. Inactive to high potential.

이에 따라 상기 플립플롭(FF2)이 클리어되므로 그의 출력단자에 고전위가 출력되어 상기 주변기기 접속기(200)의 인지포트및 인터페이스용 어댑터(300)의 인지포트에 고전위가 제공되고, 이로인해 그 인터페이스용 어댑터(300)의 포트(PA0-PA7)에 출력되던 명령어 데이터가 차단된다.Accordingly, since the flip-flop FF2 is cleared, its output terminal A high potential is output to the recognition port of the peripheral connector 200 Port of adapter 300 for interface The high potential is provided, thereby blocking the command data output to the port (PA0-PA7) of the adapter 300 for the interface.

이후, 주변기기는 더 요구할 바이트 명령어가 있으면 상기 주변 기기 접속기(200)의 요구포트에 저전위를 출력하여 이의 사실을 호스트 컴퓨터가 인지하고, 상기의 과정이 반복 수행되어 명령어 데이터를 리드하게 된다.Thereafter, if there is a byte command to request more peripheral devices, the request port of the peripheral device connector 200 is provided. A low potential is outputted to the host computer to recognize the fact, and the above process is repeated to read command data.

한편, 제4스텝(S4)은 주변기기의 데이터를 호스트 피씨로 전송하는 스텝으로서 여기에는 주변기기가 보내온 데이터를 인터페이스용어댑터(300)를 통해 호스트 피씨의 중앙처리장치로 송출하는 소프트웨어적 전송과, 주변기기가 보내온 데이터가 피씨 내부의 디엠에이 제어기에 의해 피씨의 메모리로 전송되는 디엠에이 전송으로 구분되는 데, 먼저 제6도를 참조하여 소프트웨어적 데이터 전송과정을 설명하면 다음과 같다.On the other hand, the fourth step (S4) is a step for transmitting the data of the peripheral device to the host PC, which includes a software transmission for transmitting the data sent from the peripheral device to the central processing unit of the host PC through the interface adapter 300, and the peripheral device Is transmitted to the DM transmission transmitted to the memory of the PC by the DM controller inside the PC. First, the software data transmission process will be described with reference to FIG.

주변기기는 주변기기 접속기(200)의 포트(HD0-HD7)를 통해 데이터 버스상에 소프트웨어 데이터를 싣고 요구포트에 저전위를 출력한다.The peripheral device loads the software data on the data bus through the port (HD0-HD7) of the peripheral device connector 200 and requests port. Output low potential to.

이에 따라 플립플롭(FF2)의 클리어상태가 해제되어 그의 출력 단자에 저전위가 출력되는 동시에 플립플롭(FF1)의 클럭단자(CLK)에 상승에지 신호가 제공되므로 그의 출력단자(Q)에 고전위가 출력되며, 이는 스위치(SW3)의 선택된 한 접점을 통해 피씨버스(100)의 인터럽트요구신호(IRQ)에 제공되어 호스트 피씨의 중앙처리장치에 인터럽트가 걸리게 되고, 이때, 인터페이스용 어댑터(300)의 디엠에이포트는 고전위상태인 인액티브상태가 된다.As a result, the clear state of the flip-flop FF2 is released and its output terminal is released. A low potential is output at the same time, and a rising edge signal is provided to the clock terminal CLK of the flip-flop FF1, so that a high potential is outputted to the output terminal Q thereof. The interrupt request signal IRQ of the bus 100 is provided to interrupt the central processing unit of the host PC. At this time, the DM port of the adapter 300 for the interface is interrupted. Becomes an inactive state with a high potential.

그리고, 상기 호스트 피씨는 인터럽트가 발생될 때 상기 인터페이스용 어댑터(300)의 포트(PB0-PB7)를 리드하여 현재 데이터 입력단계이면 그의 스트로브포트를 저전위로 액티브시켜 준다.When the interrupt occurs, the host PC reads the ports PB0-PB7 of the adapter 300 for the interface, and if the host PC is in the current data input step, the strobe port thereof. Activates at low potential.

이에 따라 주변기기가 송출한 데이터가 상기 버퍼(210)를 통해 인터페이스용 어댑터(300)의 포트(PA0-PA7)로 입력되어 그 인터페이스용 어댑터(300)의 포트(IBFA)가 고전위로 액태브된다.Accordingly, the data transmitted from the peripheral device is input to the port PA0-PA7 of the interface adapter 300 through the buffer 210, and the port IBFA of the interface adapter 300 is activated at high potential.

이로인해 앤드게이트(AD4)에서 저전위가 출력되고, 이는 다시 앤드게이트(AD7)에 입력되므로 그의 출력단자에 저전위가 출력되며, 이는 상기 주변기기 접속기(200)의 인지포트로 인가되어 그를 액티브시키고, 주변기기는 이를 감지하여 요구포트와 데이터를 출력하던 포트(HD0-HD7)를 디스에이블시켜 데이터의 송출이 정지된다.As a result, the low potential is output from the AND gate AD4, which is again input to the AND gate AD7, so that the low potential is output to the output terminal thereof, which is a recognition port of the peripheral connector 200. Is activated and activates it. Data transmission stops by disabling the ports HD0-HD7 from which data was output.

이어서, 상기 호스트 피씨는 상기 인터페이스용 어댑터(300)의 스트로브포트를 저전위로 액티브시킨 후, 그의 포트(PA0-PA7)를 리드하여 주변기기가 보내온 1바이트의 데이터를 자신의 중앙처리장치로 입력한다. 이때, 이의 리드동작에 의해 상기 인터페이스용 어댑터(300)의 포트(OBFA)가 저전위로 디스에이블되어 인지포트가 저전위로 액티브된다.Subsequently, the host PC has a strobe port of the interface adapter 300. After activating at low potential, read its port (PA0-PA7) and input 1 byte of data sent from the peripheral device into its CPU. At this time, the port OBFA of the interface adapter 300 is disabled at a low potential by the read operation thereof, and thus the recognition port is disabled. Is activated at low potential.

이후, 주변기기는 더 송출한 데이터가 있고, 인지포트가 고전위상태로 판명되면 요구신호와 데이터를 출력하게 되고, 이후의 동작이 상기의 과정을 원하는 데이터가 호스트 피씨에 전송된다.After that, the peripheral device has more data sent out, and the recognition port Is a high potential, request signal And the data is outputted, and the data desired for the above operation is transmitted to the host PC.

한편, 제7도를 참조하여 디엠에이 전송을 설명하면 다음과 같다.Meanwhile, the DM transmission will be described with reference to FIG. 7.

호스트 피씨의 중앙처리장치는 명령단계를 완료한 후, 디엠에이전송이 필요한 경우 인터페이스용 어댑터(300)의 디엠에이 포트(PCO)를 저전위로 하여 디엠에이 전송을 위한 준비를 수행하고, 피씨의 내부에 있는 디엠에이 제어기를 인에이블 시킨다.After completing the command step, the central processing unit of the host PC performs the preparation for the transmission of the DM by setting the DM port (PCO) of the adapter 300 for the interface to a low potential when the transmission of the DM is necessary, Enable the DM controller at.

이에 따라 단방향성 버퍼(110)가 인에이블되어 주변기기에서 송출된 데이터가 상기 인터페이스용 어댑터(300)를 통하지 않고 직접 피씨버스(100)에 실리게 된다.Accordingly, the unidirectional buffer 110 is enabled so that data transmitted from the peripheral device is directly loaded on the PC bus 100 without passing through the interface adapter 300.

주변기기는 디엠에이 전송이 준비되면 송출하고자 하는 데이터를 데이터 버스상에 싣고 요구포트를 저전위상태로 하는데, 이에 의해 노아게이트(NR1)에 고전위가 출력되고, 이는 위치(SW1)를 통해 상기 피씨버스(100)의 데이터 요구포트(DRQ1-DRQ3)를 액티브시켜 상기 주변기기에서 송출된 데이터가 디엠에이 제어기로 입력된다.When the peripheral device is ready for transmission, it loads the data to send on the data bus and requests port. The high potential is output to the noah gate NR1, which activates the data request ports DRQ1-DRQ3 of the PC bus 100 through the position SW1 and sends it out of the peripheral device. The received data is input to the DM controller.

또한, 상기 디엠에이 제어기는 상기 피씨버스(100)의 데이터 요구트(DRQ1-DRQ3)가 고전위상태로 된 것을 인지하여 데이터 인지포트를 저전위로 한 후 데이터 버스상의 데이터를 피씨의 메모리에 저장한다.In addition, the DM controller recognizes that the data requests DRQ1-DRQ3 of the PC bus 100 are in a high potential state, and recognizes the data. After the low potential, the data on the data bus is stored in PC memory.

이때, 데이터 인지포트의 저전위에 의해 앤드게이트(AD5), (AD7)에서 저전위가 출력되고, 이는 주변기기 접속기(200)의 인지포트에 인가된다.At this time, data recognition port The low potential of the low potential is output from the AND gates AD5 and AD7, which is a recognition port of the peripheral device connector 200. Is applied to.

이에 따라 주변기기 접속기(200)의 요구포트가 고전위상태로 되지만 데이터는 상기 인지포트가 고전위상태로 될 때까지 유지되어야 한다.Accordingly, the required port of the peripheral device connector 200 Becomes high potential but the data It must be maintained until is at high potential.

그리고 디엠에이에 의해 데이터 인지포트가 고전위로 되면 인지포트가 고전위 상태로 되어 주변기기는 송출하던 데이터를 거두어 들인다.And data recognition port by DM Is a high potential Is in a high potential state, and the peripheral device picks up the data being sent.

이후, 주변기기는 주변기기 접속기(200)의 인지포트가 고전위상태에 있고 더 송출할 데이터가 있으면 상기의 과정을 되풀이하여 나머지 데이터가 디엠에이 전송된다.Thereafter, the peripheral device is a recognition port of the peripheral device connector 200. If is in the high potential state and there is data to be sent further, the above process is repeated to transmit the remaining data to the DM.

이 스텝에서 상기 인터페이스용 어댑터(300), 플립플롭(FF1, FF2)은 동작하지 않는다.In this step, the interface adapter 300 and the flip-flops FF1 and FF2 do not operate.

한편, 마지막 스텝인 상태스텝(S5)은 상기 제4스텝(S4)의 소프트웨어적 전송과 타이밍 및 시퀀스가 동일하므로 별도로 설명을 하지 않는다.On the other hand, the state step S5, which is the last step, is not described separately because the timing and the sequence are the same as the software transfer of the fourth step S4.

단, 상기 제4스텝(S4)에서 머신포트(M) 및 제어신호/데이터 포트(C/D)가 저전위이고, 입출력포트(I/O)가 고전위상태인 반면, 제5스텝에서는 머신포트(M) 및 입출력포트(I/O)가 저전위이고, 제어신호/데이터 포트(C/D)가 고전위상태로 진행되는 것이 다르다.However, in the fourth step S4, the machine port M and the control signal / data port C / D are low potential, and the input / output port I / O is in a high potential state, while in the fifth step, the machine is The port M and the input / output port I / O have a low potential, and the control signal / data port C / D proceeds in a high potential state.

이상에서 상세히 설명한 바와 같이 본 발명은 주변기기에서 피씨에 전송하고자 하는 데이터에 따라 비교적 적은 분량의 데이터는 소프트웨어적으로 송출하고, 많은 분량의 데이터는 디엠에이 전송을 실시할 수 있게 함으로써 피씨가 주변기기와의 통신을 원활히 수행할 수 있을 뿐만 아니라 고속전송을 가능케하는 이점이 있고, 딥 스위치를 이용해서 피씨의 사용자가 입출력메모리 어드레스상의 어느 위치에서도 본 호스트 어댑터위치를 세팅할 수 있는 이점이 있다.As described in detail above, the present invention allows a relatively small amount of data to be transmitted in software according to the data to be transmitted to the PC from the peripheral device, and a large amount of data can be transmitted to the DM so that the PC can communicate with the peripheral device. Not only can the communication be smoothly performed, but there is an advantage of enabling high-speed transmission, and there is an advantage that the user of the PC can set the host adapter location at any position on the input / output memory address by using the dip switch.

Claims (5)

피씨의 데이터 및 각종 제어신호루프를 제공하는 피씨버스(100)와, 주변기기의 데이터 및 각종제어신호를 받아들이는 주변기기 접속기(200)와, 상기 피씨버스(100) 및 주변기기 접속기(200) 사이에서 버스프리, 선택, 명령, 데이터입력, 상태단계를 통해 그들간의 데이터를 중계하는 인터페이스용 어댑터(300)와, 사용자의 디엠에이 채널 세팅을 받아들이는 딥 스위치(120)와, 상기 딥 스위치(120)에서 세팅된 값과 입출력 메모리상의 어드레스값을 비교하여 같을 때 상기 인터페이스용 어댑터(300)의 칩 선택신호를 제공하는 비교기(130)와, 상기 주변기기 접속기(200)와 인터페이스용 어댑터(300)간의 데이터 흐름을 결정해주는 버퍼(210)와, 데이터 전송의 기준신호인 요구신호, 인지신호및 핸드쉐이크를 위한 플립플롭(FF1, FF2)으로 구성된 것을 특징으로 하는 피씨의 주변기기간의 인터페이스회로.The bus between the PC bus 100 that provides data and various control signal loops of the PC, the peripheral device connector 200 that receives data and various control signals of the peripheral device, and the bus between the PC bus 100 and the peripheral device connector 200. In the adapter 300 for the interface to relay the data between them through the pre-selection, selection, command, data input, status step, the dip switch 120 to accept the user's DM channel setting, and the dip switch 120 Chip selection signal of the adapter 300 for the interface when the set value and the address value on the input / output memory are the same Comparator 130 for providing a, a buffer 210 for determining the data flow between the peripheral connector 200 and the interface adapter 300, and the request signal which is a reference signal of the data transmission Acknowledgment And a flip-flop (FF1, FF2) for the handshake. 제1항에 있어서, 호스트 피씨의 중앙처리장치는 인터페이스용 어댑터(300)에 식별데이터(ID)를 라이트한 후, 선택포트를 액티브시켜 그 라이트된 식별데이터(ID)를 주변기기 접속기(200)측으로 송출하고, 주변기기는 현재의 선택스텝을 감지하고, 상기 인터페이스용 어댑터(300)로부터 입력된 식별데이터(ID)를 자신의 것과 비교하여 같을 때 비지신호를 송출하며, 상기 호스트 피씨의 중앙처리장치는 그 비지신호를 감지하는 순간 상기 선택포트를 인액티브시키는 과정으로 상기 '선택단계'를 수행하게 구성된 것을 특징으로 하는 피씨와 주변기기간의 인터페이스회로.According to claim 1, wherein the central processing unit of the host PC writes the identification data (ID) to the adapter 300 for the interface, and then the selection port Activates and transmits the written identification data ID to the peripheral device connector 200, the peripheral device senses the current selection step, and transmits the identification data ID inputted from the interface adapter 300 to its own. Busy signal when compared The central processing unit of the host PC is busy signal At the moment of detecting the selection port Interface circuit between the PC and the peripheral device, characterized in that configured to perform the 'selection step' in the process of inactive. 제1항에 있어서, 주변기기는 명령어 단계의 버스제어 신호(M, C/D, I/O)를 출력하고, 호스트 피씨에 대해 명령어 요구신호를 출력하여 호스트 피씨내에 인터럽트가 걸리게 하고, 상기 호스트 피씨는 인터럽트가 발생될 때 인터페이스용 어댑터(300)를 통해 버스가 선택단계로 판명되며 그 인터페이스용 어댑터(300)에 소정의 명령어를 라이트하고, 주변기기는 호스트 피씨에서 출력되는 인지신호가 액티브되는 것을 기다려 데이터 버스상의 명령어를 리드한 후, 요구신호를 인액티브시키는 과정으로 상기 '명령단계'를 수행하게 구성된 것은 특징으로 하는 피씨와 주변기기간의 인터페이스회로.2. The peripheral device of claim 1, wherein the peripheral device outputs a bus control signal (M, C / D, I / O) at the command level, and requests a command to the host PC. To output an interrupt in the host PC, and when the interrupt is generated, the bus is determined to be selected through the interface adapter 300, and writes a predetermined command to the interface adapter 300, Peripheral device is recognized signal output from host PC Waits for the signal to become active, reads a command on the data bus, and then requests a signal. The interface circuit between the PC and the peripheral device, characterized in that configured to perform the 'command step' as an inactive process. 제1항에 있어서, 주변기기가 그의 데이터 버스상에 소프트웨어 데이터를 싣고, 요구신호를 액티브시킨 후, 호스트 피씨는 인터럽트가 발생될 때 상기 인터페이스용 어댑터(300)에서 데이터를 리드하고 그의 스트로브포트를 인티브시키며, 상기 주변기기는 인지포트가 액티브될 때 요구신호및 데이터송출을 중단하고, 더 송출할 데이터가 있고 인지포트가 인액티브상태이면 요구신호및 데이터를 상기와 같이 송출한 과정으로 상기 '데이터 입력단게'를 수행하게 구성된 것을 특징으로 하는 피씨와 주변기기간의 인터페이스회로.A peripheral device according to claim 1, wherein the peripheral device carries software data on its data bus and requests signal. After activating the host PC, the host PC reads data from the interface adapter 300 when an interrupt is generated and its strobe port. The peripheral device is a recognition port Signal when is activated And stop sending data, and have more data to send Signal is inactive And an interface circuit between the PC and the peripheral device, wherein the data input step is performed in the process of sending data as described above. 제1항에 있어서, 호스트 피씨는 인터페이스용 어댑터(300)를 디스에이블시키는 동시에 디엠에이 제어기를 인에이블시키고, 주변기기는 데이터요구포트(DRQ)가 액티브되는 시점에서 데이터를 버스상에 싣고 요구신호를 액티브시키며, 상기 디엠에이 제어기는 데이터요구신호(DRQ)가 액티브된 시점에서 데이터 인지포트를 액티브시키고, 데이터 버스상의 데이터를 피씨의 메모리에 저장시키며, 디엠에이에 의해 데이터 인지신호가 인액티브되면 주변기기가 데이터의 송출을 중지하는 과정으로 상기 '데이터 입력단계'를 수행하게 구성된 것을 특징으로 하는 피씨와 주변기기간의 인터페이스회로.2. The host PC of claim 1, wherein the host PC disables the adapter 300 for the interface and at the same time enables the DM controller, and the peripheral device loads data on the bus at the time when the data request port DRQ is activated, and the request signal. The MD controller activates a data acknowledgment port when a data request signal DRQ is activated. Is activated, the data on the data bus is stored in the memory of the PC, and the data recognition signal is transmitted by the DM. The interface circuit between the PC and the peripheral device is configured to perform the 'data input step' as a process of stopping the transmission of data when the peripheral device is inactive.
KR1019900017248A 1990-10-26 1990-10-26 Interface circuit between pc and its other device KR930001923B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900017248A KR930001923B1 (en) 1990-10-26 1990-10-26 Interface circuit between pc and its other device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900017248A KR930001923B1 (en) 1990-10-26 1990-10-26 Interface circuit between pc and its other device

Publications (2)

Publication Number Publication Date
KR920008604A KR920008604A (en) 1992-05-28
KR930001923B1 true KR930001923B1 (en) 1993-03-20

Family

ID=19305242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900017248A KR930001923B1 (en) 1990-10-26 1990-10-26 Interface circuit between pc and its other device

Country Status (1)

Country Link
KR (1) KR930001923B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100221080B1 (en) * 1994-12-08 1999-09-15 정몽규 Apparatus and method for transforming communication speed
KR102289170B1 (en) 2021-02-15 2021-08-12 김진일 Sink faucet to drain ice and water

Also Published As

Publication number Publication date
KR920008604A (en) 1992-05-28

Similar Documents

Publication Publication Date Title
US6845420B2 (en) System for supporting both serial and parallel storage devices on a connector
JP3327559B2 (en) Method and system for enabling non-destructive active insertion of a feature card into a computer and non-destructive active removal from a computer
US5499346A (en) Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus
JP4799417B2 (en) Host controller
JP3403284B2 (en) Information processing system and control method thereof
US5649128A (en) Multiple bus interface adapter for connection to a plurality of computer bus architectures
US5925120A (en) Self-contained high speed repeater/lun converter which controls all SCSI operations between the host SCSI bus and local SCSI bus
US3996564A (en) Input/output port control
US5475846A (en) Apparatus for processing PCMCIA interrupt requests
KR100347076B1 (en) Accessing a messaging unit from a secondary bus
KR960016420B1 (en) Bus adapter system
US5838995A (en) System and method for high frequency operation of I/O bus
JP3609051B2 (en) USB-HUB device and control method thereof
KR100579203B1 (en) Streamlining ata device initialization
US5933613A (en) Computer system and inter-bus control circuit
US5954802A (en) System for interfacing ISA compatible computer devices with non-ISA buses using secondary DMA controllers and glue logic circuit
KR100239716B1 (en) Diagnostic test apparatus of scsi controller
US5935223A (en) System for blocking access to a computer device using a glue logic circuit operable to force a target computer device to perform a target abort
KR930001923B1 (en) Interface circuit between pc and its other device
JPH1118122A (en) Data transfer system
KR100633120B1 (en) Method for enhancing data bandwidth of mass storage and system therefor
US5179706A (en) Method and apparatus for preventing bus contention problems between two processors
KR100259585B1 (en) Dma controller
JP2727514B2 (en) Transfer destination ID designating circuit
KR950009576B1 (en) Bus interface unit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090105

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee