Claims (5)
문자발생기로 부터 발생된 문자데이터를 수평 방향으로 912돗트(수직방향으로는 1라인)딜레이시키기 위한 제1딜레이부와, 제1딜레이부의 출력신호를 D/A 변환하기 위한 D/A변환부와, 문자발생기로부터 발생된 문자 데이터를 오아 연산하기 위한 신호검출부와, 신호검출부의 출력신호를 입력하여 수평방향으로 1돗트 및 2돗트 딜레이 된 두 신호를 출력하기 위한 시프트 레지스터부와, 신호검출부의 출력신호와 시프트레지스터부의 두 출력신호를 각각 입력하여 수직방향으로 1라인 및 2라인 딜레이시켜 출력하는 3개의 제3 내지 제5 딜레이부와, 신호검출부와 시프트 레지스터부 및 3개의 제3 내지 제5 딜레이부의 출력신호를 입력하여 오아연산한 후 출력하는 오아연산부와, 상기 D/A 컨버터의 출력신호를 오아 연산부의 출력신호를 가산하여 출력하는 가산부를 포함하여 구성함을 특징으로 하는 보더 발생 회로.A first delay unit for delaying 912 dots (one line in the vertical direction) of character data generated from the character generator in a horizontal direction, a D / A conversion unit for D / A conversion of an output signal of the first delay unit; A signal detector for performing arithmetic operation on character data generated from the character generator, a shift register for outputting two single-dot and two-dot delayed signals in the horizontal direction by inputting an output signal of the signal detector, and an output of the signal detector Three third to fifth delay units for inputting the two output signals of the signal and the shift register unit respectively and outputting one line and two line delays in the vertical direction, and the signal detection unit, the shift register unit, and three third to fifth delay units. Oa calculation unit for inputting the negative output signal after performing the o-calculation, and outputting the output signal of the D / A converter, the output signal by adding the output signal of the OR operation unit Border generating circuit characterized in that it comprises a.
제1항에 있어서, 제1 지연부의 수평방향으로의 912돗트 딜레이는 그 상 또는 그 이하로 가변될 수 있도록 구성함을 특징으로 하는 보더 발생 회로.2. The border generating circuit according to claim 1, wherein the 912 dot delay in the horizontal direction of the first delay unit is configured to be variable above or below it.
제1항에 있어서, 제2 지연부의 수평방향으로의 2돗트 딜레이는 그 이상으로 가변될 수 있도록 구성함을 특징으로 하는 보더 발생 회로.2. The border generating circuit according to claim 1, wherein the 2-dot delay in the horizontal direction of the second delay unit is configured to be variable beyond that.
제1항에 있어서, 시프트 레지스터부는 수평방향으로 2돗트 이상 딜레이시켜 두개 이상의 딜레이된 신호를 출력할 수 있도록 구성함을 특징으로 하는 보더 발생 회로.2. The border generating circuit according to claim 1, wherein the shift register unit is configured to output two or more delayed signals by delaying two or more dots in the horizontal direction.
제1항에 있어서, D/A 변환부는 3색인 적색과 녹색 및 청색의 문자 데이터를 각각 D/A 변환하는 3개의 D/A컨버터로 구성함을 특징으로 하는 보더 발생 회로.The border generation circuit according to claim 1, wherein the D / A converter comprises three D / A converters for D / A converting the three-color red, green, and blue character data, respectively.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.